12 bis 6 Nachschlagetabelle

Ich habe eine Anwendung, bei der 12 Eingangsbits 6 Ausgangsbits auf benutzerkonfigurierbare Weise generieren müssen. Dies erfordert natürlich die Verwendung einer RAM-basierten Nachschlagetabelle.

Mir ist aufgefallen, dass der schnellste verfügbare statische RAM eine Zugriffszeit von etwa 10 ns hat, was die Zugriffsgeschwindigkeit auf die Nachschlagetabelle auf 100 MHz begrenzt

Wie schaffen es Mikroprozessoren, in einem Taktzyklus auf ihre internen Caches zuzugreifen - normalerweise 30-mal schneller? Wird die Geschwindigkeit des RAM-Chips durch den externen Kommunikationsbus begrenzt oder ist es etwas anderes?

Offensichtlich. Die Frage enthielt diese Informationen bereits und fragte, warum dies so war, insbesondere welche Eigenschaften des Cache-RAMs ihn so schnell machen, wenn der Zugriff rechnerisch komplexer ist, da der Zugriff Prüfungen durchlaufen muss, die von einem Cache-Controller durchgeführt werden.
Entschuldigung, ich muss blind geworden sein oder so.

Antworten (1)

Der On-Chip-Cache-Speicher ist als Teil der Speicherschnittstellenschaltungen konzipiert und auf Geschwindigkeit optimiert, auf Kosten anderer Erwägungen wie Stromverbrauch und Die-Fläche, die ihn für größere Größen unpraktisch machen können. Es ist auch für den Benutzer nicht allgemein zugänglich, so dass seine Adressierungsschaltungen und Datenpfade vereinfacht werden können. All dies in Kombination mit dem Fehlen parasitärer Induktivitäten und Kapazitäten und der Pufferung, die zur Unterstützung des Off-Chip-Zugriffs erforderlich ist, macht es erheblich schneller.

Erzählen Sie uns mehr über Ihre Anwendung, da möglicherweise andere Optionen verfügbar sind.

Ich möchte die Möglichkeit untersuchen, ein generisches programmierbares Rechengerät mit einer Breite von n Bits herzustellen, das n Bits an Ausgabe erzeugt. 2**k Operationen sollen unterstützt werden.
Ich war mehr an der Art von Anwendungsbereichen interessiert, die Sie anvisierten und die einen Durchsatz von mehr als 100 MHz erfordern würden?
Fortsetzung .... willkürliche Auswahl aufeinanderfolgender Bits gleichzeitig mit jeder anderen Operation an beliebigen anderen unabhängigen aufeinanderfolgenden Sätzen von Bits.
Zweck, Allgemeine Berechnung. Ein allgemeines Rechenelement, das verwendet wird, um mehrere Arten von Rechenelementen zu ersetzen, die in einem Mikroprozessor zu finden sind, und um einzigartige Flexibilität bei der Angabe zusätzlicher anwendungsspezifischer Anweisungen zu bieten.
Ein solches Rechenelement kann erstellt werden. Die Frage ist, sind Transistoren schnell genug, damit die Einschwingzeit des Ergebnisses kurz genug ist, um praktikabel zu sein?
Indem die Opcode-Auswahlbits in den höherwertigen Adressbits platziert werden, gefolgt von den Eingängen A, B und C, bleiben nur zwei Bits übrig, die kaskadiert werden müssen. L und R, angesichts der Tatsache, dass die oberen Bits bereits zu einer Lösung konvergiert sind, gibt es genügend Zeit, damit 2 niedrigstwertige Auswahlbits über ein n-Bit-Register kaskadieren? Ich glaube schon. Müsste eine solche Anweisung per Pipeline verarbeitet werden, da sie möglicherweise mehr als einen Zyklus benötigt?
Die Frage, ob es schnell genug geht, hängt eher davon ab, was „schnell genug“ bedeutet. Wenn 100 MHz nicht schnell genug sind, nach welcher Geschwindigkeit suchen Sie?
Dieses Kommentarsystem ist wirklich scheiße.
Nachrichtensystem hat ein Segment gelöscht. 2**k Operationen sollen unterstützt werden. Jedes Bit nimmt als Eingabe A, BC, Li und Ri. L und erzeugt eine Ausgabe O, Lo, Ro, FF wird auf ein Flag-Register, C, OV, S, Z usw. abgebildet. Lo wird an Ri des nächsten aufeinanderfolgenden Bits gesendet, und Ro wird an Li des vorherigen gesendet Bit.
Ihre Frage bezog sich darauf, wie der On-Chip-Cache schneller ist als der Off-Chip-RAM. Ich schlage vor, Sie stellen eine neue Frage, die sich speziell auf Ihr Design bezieht, wo Sie sie detaillierter stellen können.
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