Ansteuern einer 7-Segment-Anzeige mit einem Register vs. Draht

Wie Transistor in seiner Antwort erwähnt, ist die Logik, die durch die beiden von Ihnen geposteten Codeteile dargestellt wird, nicht dieselbe. es hat Unterschiede in der Bitreihenfolge und das letztere Beispiel zeigt Hexadezimalzeichen AF an.

Aber Sie fragen nach dem Unterschied zwischen der Verwendung einer Wire-Variablen und einer Assign-Anweisung im Vergleich zu einer Reg-Variablen und einem Always-@*-Konstrukt.

Eine verwirrende Sache bei Verilog ist, dass die Verwendung eines Reg-Datentyps in Ihrem Code nicht immer bedeutet, dass ein Register in der synthetisierten Logik implementiert wird.

In den von Ihnen geposteten Fällen würden beide Lösungen mit kombinatorischer Logik ohne physische Register implementiert. Es ist sehr üblich, das Konstrukt always @* zu verwenden, um die kombinatorische Logik zu modellieren.

Sequentielle Schaltungen, die physische Register (Flip-Flops) enthalten, werden ebenfalls unter Verwendung des Always-Konstrukts modelliert, aber diese Schaltungen haben ein Posedge- und/oder Negedge-Signal, das in der Empfindlichkeitsliste angegeben ist.

Von den Fällen, die Sie gepostet haben, würde ich persönlich es vorziehen, die immer @*-Version des Codes zu verwenden, da ich denke, dass sie die Absicht des Codes klarer zeigt; Es ist leicht zu erkennen, dass es sich um eine Decodiertabelle handelt.

Viele Synthesizer verwenden den Bedingungsoperator Treat ( ?:) als expliziten 2:1-Mux. Verschachtelte bedingte Operatoren mit Synthetisieren während des Schreibens des Designs. In Ihrem Fall wird es eine Kette von zehn 2:1-Musen sein. Hier ist ein Diagramm Ihres Codes, der mit Yosys 0.3.0 auf edaplayground synthetisiert wurde

Indem Sie Ihren Code in eine Case-Anweisung konvertieren, wird er wie folgt synthetisiert (auch synthetisiert mit Yosys 0.3.0 auf edaplayground ). In diesem Fall verwendete Yosys einen Prioritäts-Mux, aber es hätte genauso einfach einen auswählen können

Funktional sind beide identisch. Die Case-Statement-Version hat normalerweise ein besseres und gleichmäßigeres Timing. Bei den verschachtelten bedingten Operatoren, wenn x==0die Prorogationsverzögerung 2 Logikgatter beträgt, wenn x>=9sie 11 Logikgatter beträgt. Die Case-Statement-Version verleiht dem Synthesizer auch mehr Flexibilität, was dem Synthesizer ermöglicht, die besten Optionen für die Situation auszuwählen, wobei verfügbare Ressourcen, Ressourcen, die für andere Logik benötigt werden, und Zeitsteuerungsanforderungen berücksichtigt werden.

Im Allgemeinen ist es besser, eine Case-Anweisung zu verwenden und den Synthesizer die geeigneten Muxes auswählen zu lassen.

Es gibt verschiedene Möglichkeiten, dieselbe Beschreibung in Verilog auszudrücken. Die kontinuierliche assignAnweisung ist gut, um eine Gleichung für ein einzelnes Signal zu schreiben, aber es ist nicht wirklich RTL. Wenn Sie mehrere Signale basierend auf demselben Satz von Eingaben zuweisen möchten, können alwaysSie mit dem Block den Fluss der Entscheidungen anzeigen, die in einem prozeduralen Codeblock getroffen werden. Dies ist eine viel bessere Möglichkeit, Ihre Absicht zu zeigen, indem Sie eine Reihe von besser lesbaren RTL-Anweisungen verwenden.

Wenn Ihre Bedenken die Binärwerte betreffen, sieht es in Ordnung aus. Der Beispielcode weist zwei Unterschiede auf.

• Die Bitreihenfolge ist umgekehrt. Dies kann neu angeordnet werden, um dem PCB-Layout zu entsprechen.
• Die Buchversion zeigt den vollständigen Hex-Zeichensatz an, während Ihre nur Dezimalziffern verarbeitet.
• Das Buch scheint ein anderes Ausgaberegister zu verwenden.