Ich habe in mehreren Anwendungshinweisen gelesen, dass es eine Region namens Miller-Plateau gibt, in der der Strom in den Cgd so groß ist, dass fast kein Strom in Cgs eintritt und die Gate-Spannung nahezu konstant bleibt.
Die Miller-Spannung soll die Vgs sein, für die es eine schnelle Änderung in Vds für eine Last ZL und einen Drainstrom Id gibt. Wenn also für eine bestimmte Gate-Spannung der Drain-Strom groß ist und die Impedanz ebenfalls groß ist, muss Vds sehr niedrig abfallen, um diesen Drain-Strom aufzunehmen.
Meine Frage lautet wie folgt: Hängt die Rate, mit der die Drain-Spannung abfällt, von der Ausgangskapazität Cds des MOSFET ab? Wenn ja, wie entlädt sich die Ausgangskapazität des MOSFET?
PS: Kein Anwendungshinweis scheint die Ausgangskapazität des MOSFET für die Schalteigenschaften zu berücksichtigen.
Das Miller-Plateau ist keine Eigenschaft des FET selbst, sondern des FET in Kombination mit seiner Schaltung (meistens der Last).
Diese Erklärung ist etwas vereinfacht und ignoriert einige Nicht-Idealitäten von FETs.
FETs haben eine Kapazität zwischen Gate und Source (meistens konstant) und Gate-zu-Drain (bei Hochspannungs-FETs vom LDMOS-Typ ist diese groß, wenn VGD hoch ist, und klein, wenn VD >> VG.
Große FETs haben auch einen hohen gm (Änderung des Drainstroms bei Änderung von VGS). Wenn Sie einen FET mit einer "perfekten" Stromquellenlast haben, ändert sich die Drain-Spannung nicht, wenn VGS niedriger als der zum Leiten des Laststroms erforderliche Wert ist. Wenn VGS jedoch nur geringfügig höher ist, fällt die Drain-Spannung (auf typischerweise einige 100 mV). Somit führt eine kleine Änderung in VGS zu einer großen Änderung in VDS. Die Spannung des Drain-Gate-Kondensators muss sich während dieser Zeit ändern, und der Strom dafür kommt vom Gate-Treiber.
Wenn der Treiber die Gate-Spannung auf etwa den Wert zum Leiten des Laststroms bringt, bleibt VGS konstant und VDS beginnt zu fallen. Der gesamte verfügbare Gate-Treiberstrom fließt in den CDG-Kondensator (und dann zusammen mit dem Laststrom in den Drain des FET).
Idealerweise (mit einem kleinen Gate-Treiberstrom, konstanter ILOAD, idealem FET und keinen anderen Parasiten) würde VGS konstant bleiben, wenn VDS fällt.
Einige Nicht-Idealitäten werden jedoch das Verhalten in der Realität beeinflussen.
Die Drain-Source-Kapazität (und die Drain-Bulk-Kapazität) des FET musste sich ebenfalls entladen – dieser Strom wird auch vom FET geleitet.
FETs haben auch eine Ausgangsimpedanz ungleich Null – es ist eine etwas höhere VGS erforderlich, um einen bestimmten Drain-Strom zu unterstützen, wenn VDS fällt.
CDG ist auch nichtlinear und ändert den Wert bei verschiedenen VDG.
Daher ist das Miller-Plateau nicht perfekt flach und tritt nicht genau bei der VGS auf, die zur Unterstützung von ILOAD erforderlich ist.
Der gesamte Drainstrom ist ILOAD + CDS * dVDS/dt + CGS * dVDG/dt. Daher ist eine etwas höhere VGS als erwartet (aus DC-Messungen) erforderlich.
Die Ausgangsimpedanz des FET bedeutet, dass etwas höheres VGS erforderlich ist, wenn VDS fällt. Diese erhöhte VGS nimmt auch einen Teil des verfügbaren Stroms des Gate-Treibers auf, um die VGS-Kapazität inkrementell aufzuladen.
Ein Lastwiderstand (im Gegensatz zu einem konstanten Strom) erfordert deutlich unterschiedliche VGS (um den zunehmenden Laststrom zu unterstützen), wenn die Drain-Spannung fällt.
In der Praxis sind diese Nicht-Idealitäten normalerweise ziemlich klein, und ein Miller-Plateau ist in der Nähe der erwarteten VGS leicht zu beobachten.
Für die spezielle Frage nach der VDS-Abfallrate in Abhängigkeit von der Ausgangskapazität – ja, aber normalerweise ist der Effekt gering – vergleichen Sie ILOAD mit CDS.dVDS/dt.
In Schaltungen mit hoher Leistung und hoher Schaltgeschwindigkeit (siehe z. B. DCDC-Wandler), bei denen die Schaltzeiten im ns-Bereich liegen, kann es einen merklichen Effekt der CDS-Kapazität auf die Anstiegsgeschwindigkeit der Drain-Spannung geben.
carloc
Farvez Farook