Benötigen MOSFET-Logikgatter unbedingt einen N-Kanal-MOSFET?

Ich habe das Design von CMOS-Logikgattern untersucht, z. B. einen Wechselrichter hier:

Geben Sie hier die Bildbeschreibung ein

Warum brauchen wir den N-Kanal-MOSFET überhaupt unten? Könnte es nicht durch einen einfachen Widerstand in Masse wie diesen ersetzt werden?

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CMOS ist nicht die einzige Logik: Ihre zweite Schaltung heißt PMOS-Logik, was Anfang bis Mitte der 1970er Jahre weit verbreitet war. Mein erster digitaler Wecker war PMOS.
Es ist lustig, dass der Widerstandsansatz von PMOS natürlich erscheint. Als ich ursprünglich von diesem Zeug erfuhr, klang das Konzept, Strom durch einen Widerstand zu leiten, um Logik zu erhalten, schrecklich, wie eine schrecklich schlechte Lösung für ein verwirrendes Problem, und als ich von CMOS erfuhr, war es wie OMG MAGIC!

Antworten (6)

Könnte es nicht durch einen einfachen Widerstand in Masse wie diesen ersetzt werden?

Ja, es kann und wurde getan:

PMOS-Logik

Es gibt auch die ergänzende Version:

NMOS-Logik

Wir waren dort und haben es geschafft! Warum verwenden wir heutzutage fast ausschließlich CMOS?

Denken Sie an die Situation, wenn PMOS oder NMOS (in PMOS- oder NMOS-Logik) eingeschaltet ist . Dann fließt ein Strom . Dieser Strom fließt die ganze Zeit, bis Sie den MOSFET ausschalten.

Im Durchschnitt würde ich bei einem großen Design erwarten, dass die Hälfte der Transistoren eingeschaltet und die andere Hälfte ausgeschaltet ist. Bei vielen Transistoren ist das viel Strom!

Das heißt, es wird viel Strom verbraucht.

Das bedeutet, dass große und komplexe NMOS/PMOS-Logikchips HEISS werden .

Dies wird gelöst, wenn CMOS-Logik verwendet wird, da der Widerstand durch einen anderen MOSFET ersetzt wird, der ausgeschaltet ist, sodass kein Strom fließen kann. Nur wenn Sie eine CMOS-Schaltung mit hoher Geschwindigkeit verwenden, verbraucht sie mehr Strom. Wenn sich eine CMOS-Schaltung in einem statischen Zustand befindet (sich nicht ändert), verbraucht sie fast keinen Strom (nur etwas Leckstrom).

Ein weiterer Vorteil besteht darin, dass ein MOSFET im eingeschalteten Zustand einen sehr niedrigen Widerstand haben kann, viel niedriger als ein Widerstand. OK, Sie können den Wert des Widerstands verringern, aber was passiert dann mit dem Strom, wenn der MOSFET eingeschaltet wird? Ja, eine noch größere Strömung.

Die CMOS-Logik ist also viel energieeffizienter und kann bei gleicher verbrauchter Energiemenge auch viel schneller sein.

Da wir in einem IC nur eine begrenzte Menge an Leistung abführen können, können CMOS-Designs auch viel komplexer sein als NMOS- oder PMOS-Logikdesigns.

Warum gibt es also NMOS / PMOS-Logik? Als diese Technologien verwendet wurden, war CMOS noch nicht erfunden und/oder der Herstellungsprozess war zu teuer, um einen wettbewerbsfähigen IC herzustellen. Später wurde die CMOS-Technologie (kosten-)optimiert und wurde zur Standardwahl der IC-Technologie, die sie heute ist. NMOS/PMOS-Logik wird also für neue Designs einfach nicht mehr benötigt.

Ich denke, es ist auch bemerkenswert, dass viele der frühesten komplexen Logikchips PMOS-Designs waren. Dies liegt daran, dass die Herstellung von PMOS etwas einfacher war als die von NMOS. Beispielsweise verwendeten sowohl der Intel 4004 als auch der Rockwell PPS-4, zwei der allerersten Mikroprozessoren, PMOS. Als Intel die 8080-NMOS-Verarbeitung einführte, war sie weit genug entwickelt, dass die Verwendung dieses Designs möglich war.
Eine weitere Sache, die Sie nicht erwähnt haben, ist, dass ein FET wahrscheinlich weniger Chipfläche benötigt als ein Widerstand und daher weniger kostet. (Oder der Widerstand könnte tatsächlich nur ein FET sein, der nur teilweise eingeschaltet ist)
Bitte haben Sie nichts dagegen, wenn ich eine Folgefrage stelle, aber wenn Sie könnten, warum trägt schnelles Schalten zur Erwärmung in CMOS bei?
Schnelles Schalten = mehr Strom, mehr Strom = mehr Wärme
@Aditya Wenn eine CMOS-Logikzelle den Zustand wechselt, gibt es eine kurze Zeit (wie eine Nanosekunde oder weniger), in der sowohl NMOS als auch PMOS leiten. Das schließt die Versorgung kurz, OK, nicht genau kurz (null Ohm), aber es zieht Strom aus der Versorgung. Wenn Ihre Schaltung mit 1 Hz arbeitet, geschieht dies einmal pro Sekunde: Sie würden es kaum bemerken. Wenn Ihre Schaltung mit 1 GHz arbeitet, geschieht dies 1 Milliarde Mal pro Sekunde, was zu einem erheblichen Strom- und Leistungsverlust im Chip führt.
Das CMOS-Schalten bewirkt, dass die angesteuerten Leitungen und Lasten geladen oder entladen werden. Die Leistung wird als Wärme im FET abgegeben, der einen Einschaltwiderstand hat. Dies wird als dynamische Leistung bezeichnet und wird als Frequenz x Kapazität x V^2 ausgedrückt. Mehr hier: computestructures.org/lectures/tradeoffs/tradeoffs.html
@Bimpelrekkie Nicht nur das, sondern auch der Strom beim Umschalten; der Strom, der die Gates lädt und entlädt.

In den frühen Tagen von MOS (und tatsächlich bipolarer Logik) haben sie genau das getan: Sie haben nur einen Transistortyp verwendet und einen in Silizium eingebauten Pull-up- oder Pull-down-Widerstand verwendet, um den entgegengesetzten Zustand zu erreichen. Dies war eine wirtschaftliche Möglichkeit, Logik zu erstellen, die weniger Prozessschritte benötigte, in einer Zeit, als zusätzliche Prozessschritte sehr teuer waren (sie sind immer noch nicht billig, aber die Vorteile komplementärer Typen rechtfertigen die Kosten, wie wir weiter unten sehen werden).

Was Sie in Ihrem zweiten Diagramm gezeichnet haben, ist mehr oder weniger, wie die PMOS- Logik aussieht. Zufällig war PMOS die erste populäre MOS-Logik (ca. 1964) auf dem Markt, bis NMOS rentabel wurde, nachdem bestimmte NMOS-spezifische Herstellungsprobleme (Materialreinheit) gelöst worden waren.

Was ist los mit PMOS? PMOS-Transistoren sind aufgrund ihrer Verwendung von Löchern als Majoritätsträger gegenüber Elektronen in NMOS von Natur aus langsamer als NMOS (die Elektronenmobilität ist viel höher als die Lochmobilität, etwa um das 2,5-fache). PMOS erfordert auch eine größere Transistorgröße für eine äquivalente Treiberfähigkeit. Als NMOS praktisch wurde, waren die Tage von PMOS gezählt.

Mit der größeren Einführung von NMOS (ca. 1971) wurde PMOS zu einer Alternative mit geringem Stromverbrauch und fand so weiterhin Verwendung in Verbraucher- und Militäranwendungen, bis es vollständig durch NMOS ersetzt wurde. NMOS selbst wurde Mitte der 1980er Jahre von CMOS abgelöst.

Sowohl bei PMOS als auch bei NMOS ist der passive „Widerstand“ aus einem Gerät im Verarmungsmodus aufgebaut , während der aktive FET im Anreicherungsmodus ist . FETs im Verarmungsmodus haben einen Standard-Ein-Schwellenwert, sodass das Gerät bei Vgs = 0 leitet. Bei diesem Pull-up- (oder -down-) Verarmungs-FET sind Kanalbreite und -länge so eingestellt, dass sein Einschaltwiderstand etwa das 5-fache des Anreicherungs-FET beträgt.

Was ist also das Problem mit diesem Widerstand? Sie haben vielleicht bemerkt, dass der PMOS-pFET-Wechselrichter Strom liefert, wenn der pFET die Leitung hochzieht: Strom fließt durch den FET zum Pulldown. Dies verbraucht Strom, auch wenn der Wechselrichter nichts tut. Dies wird als statischer Stromverbrauch bezeichnet , wobei „statisch“ „sich nicht ändernd“ bedeutet. NMOS hat das gleiche Problem beim Austreiben eines Tiefs: Der nFET zieht Strom.

Vergleichen Sie den CMOS-Inverter. Bei der Ausgabe eines logischen Hochs ist der pFET eingeschaltet, aber der nFET ist ausgeschaltet, sodass kein Strom fließt. Gleiches gilt für die Ausgabe eines Low: nFET an, pFET aus, kein Stromfluss. Dadurch kann CMOS theoretisch einen statischen Stromverbrauch von null aufweisen. Das ist ein großer Gewinn und die zusätzlichen Prozessschritte wert, um es ganz alleine zu machen.

CMOS ist auch schneller aufgrund der Verwendung aktiver FETs im Anreicherungsmodus in beiden Richtungen anstelle eines geschwächten Pulldowns im Verarmungsmodus (Pullup für NMOS). Aus diesen beiden Gründen und einigen anderen (wie einfacherer Vorspannung) ist CMOS das vorherrschende Logik, die heute verwendet wird.

Trotzdem ist manchmal der passive Pull-up/Pull-down-Ansatz nützlich, um bestimmte Probleme zu lösen, wie z.

Es gibt immer noch ECL und PECL im aktiven Einsatz (es ist sehr nützlich, wenn man FAST IO macht, wo uns der Stromverbrauch nicht wirklich interessiert).
Mir fällt kein moderner E/A-Standard ein, der entweder PECL oder ECL verwendet. LVDS (PCIe, SATA, USBB3) oder CML (HDMI) scheinen heutzutage zu dominieren.
PECL ist in Anwendungen wie Hochgeschwindigkeitswandlertakten beliebt, da es typischerweise einen geringeren additiven Jitter als LVDS aufweist.
Aus Neugierde, was waren die Herstellungsschwierigkeiten mit NMOS, die Sie erwähnen?
Ehrlich gesagt konnte ich keine Autorität dazu finden.
Ich habe das hier gefunden: en.wikipedia.org/wiki/Depletion-load_NMOS_logic „PMOS-Transistoren sind jedoch relativ einfach herzustellen und wurden daher zuerst entwickelt – eine ionische Kontamination des Gate-Oxids durch Ätzchemikalien und andere Quellen kann sehr einfach verhindert werden (die auf Elektronen basierenden) nMOS-Transistoren am Ausschalten, während der Effekt in (den auf Elektronenlöchern basierenden) pMOS-Transistoren viel weniger schwerwiegend ist Die Herstellung von nMOS-Transistoren muss daher um ein Vielfaches sauberer sein als die bipolare Verarbeitung, um funktionierende Bauelemente herzustellen. "

Ein Mosfet ist immer mit einem Spannungsabfall verbunden. Wenn Sie also innerhalb der vollen Grenzen (V+ <-> V-) schalten möchten, benötigen Sie beide Kanäle. Wenn Sie mit dem Spannungsabfall an Ihrem Ausgangssignal (V + - x) einverstanden sind, können Sie loslegen. Aber denken Sie an Kaskadierung. Dieser Effekt verstärkt sich mit der Anzahl der sequentiellen Anordnungen.

Was meinen Sie mit "ist immer mit einem Spannungsabfall verbunden" und wie ist das relevant? Das OP hat keinen Quellenfolger vorgeschlagen.

Jede Spur hat eine gewisse Kapazität C. Der Widerstand aus Ihrem Beispiel bildet einen Tiefpassfilter mit der Grenzfrequenz fc = 1/2 Pi R * C. Ein niedrigeres R ergibt eine höhere Grenzfrequenz. Niedrigstes R, das Sie mit MOSFET erreichen können. Es ermöglicht Ihnen nur, das Umschalten zu beschleunigen.

Niedrigstes R, das Sie mit MOSFET erreichen können. Ein Kurzschluss hat einen geringeren Widerstand. Die RC-Zeit wäre daher mit einem Widerstand mit niedrigem Wert sogar noch schneller.
@tobalt vergiss nicht, dass wir über Logikgatter sprechen - der Ausgang muss sich in einem von zwei Zuständen befinden: LOW, nahe der negativen Schiene und HIGH, nahe der positiven Schiene. Schauen Sie sich das Bild von OP aus der Frage an: Um den Ausgang HIGH zu treiben, muss der PMOSFET Rds (on) << R haben (<< bedeutet viel weniger - sagen wir Rds (on) = 1/10R). Wenn Sie NMOSFET anstelle von R verwenden, können Sie ein 10-mal schnelleres Schalten erreichen.

Ich habe das Design von CMOS-Logikgattern studiert

Wussten Sie, dass das „C“ in „CMOS“ für „complementary“ steht? Dies bedeutet, dass CMOS für die Verwendung von zwei "komplementären" Transistoren ausgelegt ist. Wenn Sie also Folgendes sagen: -

Warum brauchen wir den N-Kanal-MOSFET?

Sie verfehlen den Punkt, was "komplementär" bedeutet. Ein bisschen wie Bier mit 0% Alkohol.

Ich denke, meine Frage war eher, warum CMOS verwendet wird, wenn Sie bereits PMOS / NMOS-Gatter verwenden können.
@Soumil du hast diese Frage aber nicht gestellt, oder?

Beachten Sie auch, dass Widerstände in einem IC-Layout im Vergleich zu MOSFETs RIESIG sind. Und wenn man bedenkt, dass bei der Verwendung von MOSFETs hohe Widerstandswerte empfohlen werden, sind sie auch eine Art Platzverschwendung.

Das erste Bild ist ein 2-MOhm-Widerstand und das zweite ein CMOS-Inverter im Vergleich.

Geben Sie hier die Bildbeschreibung ein http://webpages.eng.wayne.edu/cadence/ECE6570/res/Layout_of_Resistor.htm

Geben Sie hier die Bildbeschreibung ein http://pages.cs.wisc.edu/~david/courses/cs755/cs755/tutorials/tutorial3/tutorial3.html

PMOS- und NMOS-Logik verwendeten eigentlich keine Widerstände. Sie verwendeten häufig MOSFETs vom Verarmungstyp als Lasten.
@ElliotAlderson ja, deshalb erzähle ich OP einen der Gründe, warum Widerstände in der PMOS- und NMOS-Logik nicht verwendet werden
Benötigen MOSFET-Logikgatter unbedingt einen N-Kanal-MOSFET?
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