CAS-Latenz und statisches RAM (SRAM)

Jedes Mal, wenn ich etwas über RAS e CAS lese, wird das Wort „DRAM“ erwähnt. Der einzige Unterschied, der in den Sinn kommt, ist das Vorhandensein eines Latch/Zählers und von Registern im Falle des DRAM. Ich nehme jedoch an, dass sie beide in einer Zeile x Spalte-Art organisiert werden können und dieselbe Logik verwenden, die lautet: Wählen und lesen Sie eine Zeile und extrahieren Sie ein Wort (eine Reihe von Spalten) aus dieser Zeile.

Warum werden also das RAS- und das CAS-Signal nur für einen DRAM und nicht für einen SRAM verwendet?

Wie würde ein Speicher wie dieser mit SRAM implementiert werden?

Geben Sie hier die Bildbeschreibung ein

(Dies ist ein 32M x 8 DRAM-Chip)

Ist Ihre Frage "Wie SRAM funktioniert?" ?
Nein. Ich weiß, dass die Speicherzellen in SRAM und DRAM unterschiedlich implementiert sind (CMOS-Inverter vs. Grabenkondensator). Die Frage ist, wie eine DRAM-Reihen-Spalten-Logik unter Verwendung eines SRAM implementiert werden kann und ob RAS- und CAS-Signale benötigt werden.
Sie benötigen einen Controller, der die Zeilen- und Spaltensignale/-adressen in eine lineare Adresse dekodiert, die für die Einspeisung in den SRAM geeignet ist. Es ist nicht einfach. Vielleicht findest du was von der Stange...

Antworten (2)

Sowohl statische als auch dynamische RAMs enthalten Arrays von Speicherzellen mit Zeilen und Spalten, und theoretisch hindert Sie nichts daran, ein statisches RAM mit einem gemultiplexten Adressbus zu implementieren und daher die RAS/CAS-Signale zur Zugriffsverwaltung zu benötigen. Aber in der Praxis tut dies niemand aus zwei Hauptgründen:

  • Die weitaus größere Komplexität einer SRAM-Zelle bedeutet, dass SRAM-Chips viel weniger Speicherplatz haben als DRAM-Chips, und dass beim Multiplexen der Adressleitungen keine großen Einsparungen erzielt werden können, da es nicht so viele davon gibt.

  • SRAM wird häufig verwendet, wenn eine höhere Geschwindigkeit erforderlich ist, als sie mit DRAM erreicht werden kann, wie z. B. On-Chip-Caches, und die Verwendung eines Multiplex-Adressbusses den Speicher verlangsamen und den größten Teil des Vorteils der Verwendung von SRAM verlieren würde.

RAS und CAS werden auch von dem von DRAM erforderlichen Auffrischungsprozess verwendet, bei dem jeweils eine ganze Reihe aufgefrischt wird. Die Zeilenadresse kann in einigen Auffrischmodi extern zugeführt werden, während die Spaltenadresse zwischengespeichert bleibt.

SRAM verwendet normalerweise keinen gemultiplexten Adressbus. Wenn Sie einen von einer für DRAM vorgesehenen Schnittstelle ansteuern möchten, müssen Sie das Demultiplexen extern durchführen. RAS und CAS werden verwendet, um Latches freizugeben, die die Adressbits für die Dauer des Speicherzyklus halten. CAS wird auch verwendet, um den SRAM-Chip zu aktivieren, nachdem alle Adressbits stabil sind.

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