CD4048-Datenblattverwirrung

Ich habe mir das Datenblatt von CD4048 angesehen , einem Multifunktions-Gate-IC, als mich die Ausgangsschaltung, die von Kd in Abbildung 2 gesteuert wird, etwas gestört hat.

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Wenn Kd auf negativ gezogen wird, soll der Ausgang hochohmig (schwebend) sein, unabhängig von der Logik der 8 Eingänge, aber die Art und Weise, wie sie es getan haben, stört mich.

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Das sieht nach Kurzschluss aus. Übersehe ich etwas? Interpretiere ich den Schaltplan falsch? Ist das normal? Ich denke, der Schaltplan wäre sinnvoller, wenn beide Gates stattdessen nicht invertieren würden.

Übrigens: Die untere Schaltung ist eine schlechte Schaltung: Die beiden von den Schaltern gesteuerten Eingangssignale benötigen Pulldown-Widerstände. Besonders bei CMOS-Gattern ist ein schwebender Eingang (Schalter offen ohne Pull-up- oder Pull-down-Widerstand) eine sehr schlechte Sache.
@Curd Natürlich ist es schlecht. Es ist buchstäblich ein Kurzschluss. Deshalb sagte ich, es stört mich. Und ich war ein bisschen faul mit dem unteren Schema. Sagen wir einfach, die Tore sind TTL ;)
Nein, es ist kein Kurzschluss. Ich rede nur von den Eingängen .
Nun, wenn es CMOS wäre, müssten Sie sie herunterziehen, sonst würden sie "zufällig" schweben. Es sei denn, ich übersehe etwas...
Aber in TTL bedeutet ein offener Eingang H. Die Eingänge sind also immer H, egal in welcher Schalterstellung --> Auch eine schlechte (nicht funktionierende) Schaltung.
Ach, ich bin vergesslich...
Ja, genau: sie würden schweben, also alles sein; vielleicht HF aufnehmen und sehr schnell schalten oder sich in einem Zwischenzustand befinden, der dazu führt, dass sowohl der N- als auch der P-MOS-Transistor an der Eingangsstufe ein wenig eingeschaltet werden ...
@Curd Nur eine dumme Frage, könntest du damit einen Zufallswertgenerator erstellen?
Es wäre kein guter. RNGs werden hauptsächlich in der Kryptographie benötigt und müssen garantieren, dass die Ausgabe wirklich zufällig ist (es gibt einige mathematische Kriterien), sonst würden sie ein Sicherheitsleck darstellen. Ein erdfreier CMOS-Eingang kann jedoch sehr leicht (z. B. durch externe elektrische Felder) von einem Angreifer beeinflusst werden, wodurch der "RNG" veranlasst wird, keine so zufälligen Daten zu erzeugen.

Antworten (1)

Sie haben NMOS gegen PMOS ausgetauscht. Im ursprünglichen Diagramm ist der obere FET PMOS und der untere FET NMOS. In Ihrem Diagramm mit den vereinfachten Symbolen haben Sie den oberen FET als NMOS und den unteren FET als PMOS.

In dem detaillierteren Symbol repräsentiert der Pfeil den PN-Übergang zwischen dem Backgate und dem Kanal. Ich bin mir nicht sicher, woher die vereinfachten Symbole stammen, aber sie scheinen auf einer "Geschichte für Kinder und Computerprogrammierer" zu basieren, in der sie versuchen, das FET-Symbol dem Symbol für den BJT mit ähnlichem Verhalten ähnlicher zu machen.

Wenn Kd niedrig ist, wissen wir, dass der Ausgang des NAND-Gatters hoch ist, unabhängig vom anderen Eingang. Das bedeutet, dass sich das PMOS in einem nicht leitenden Zustand befindet.

Wenn Kd niedrig ist, dann ist das Inverse von Kd hoch. Das bedeutet, dass der Ausgang des NOR-Gatters unabhängig vom anderen Eingang niedrig ist. Das NMOS befindet sich also auch in einem nichtleitenden Zustand.

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