CMOS (falsch) ODER-Gatter mit 4 Transistoren

Das ist eine ziemlich schlechte Erklärung in dem Buch.

MOSFETs haben eine Schwellenspannung . Dies ist die minimale Spannungsdifferenz zwischen dem Gate-Anschluss und dem Source-Anschluss, die es dem Transistor ermöglicht, einen signifikanten Strom zu leiten. Für einen NMOS-Transistor ist die Schwellenspannung eine positive Spannung, und der "Source"-Anschluss ist definiert als derjenige der Source/Drain-Anschlüsse, der die niedrigere Spannung hat.

In Ihrer Schaltung sind also die Drains der NMOS-Transistoren mit 1,2 V und ihre Sources mit dem Gate-Ausgang verbunden. Wenn Sie die Gates dieser NMOS-Transistoren auf 1,2 V bringen, leiten die Transistoren nur so lange Strom, wie ihre Quellen - der Ausgang des ODER-Gatters - eine Spannung haben, die nicht höher als 1,2 V minus der Transistorschwellenspannung ist. Sobald der Ausgang des ODER-Gatters ansteigt$(1.2 - V_{TH})$V der Transistor hört auf sehr gut zu leiten, also hört der Ausgang des ODER-Gatters auf zu steigen.

Die gleiche Analyse gilt für den PMOS, außer dass die Source als der Anschluss mit der höheren Spannung definiert ist und das Gate für eine gute Leitung auf einer niedrigeren Spannung als die Source liegen muss .

BEARBEITEN: Wenn einer der OR-Gate-Eingänge auf 0 V liegt, haben wir einen NMOS-Transistor mit seinem Gate auf 0 V, sodass er sicherlich keinen signifikanten Strom leiten wird. Wir haben auch einen PMOS-Transistor mit seinem Gate auf 0 V ... seine Source ist mit dem OR-Gate-Ausgang verbunden und sein Drain ist mit Masse verbunden. Wenn also der Ausgang des ODER-Gatters 1,2 V beträgt, leitet die Gate-zu-Source-Spannung für den PMOS Strom und senkt die Ausgangsspannung des ODER-Gatters. Wenn die Ausgangsspannung des ODER-Gatters auf den Punkt abfällt, an dem die Gate-Source-Spannung des PMOS kleiner als seine Schwellenspannung ist, hört der PMOS auf zu leiten. Dadurch bleibt das ODER-Gatter auf einer Spannung, die ungefähr gleich der Größe der PMOS-Schwellenspannung ist.

Diese "schlechte" Erklärung ist schon einmal aufgetaucht ... und meine Meinung dazu hier: Warum sind die Spannungen so, wie sie in dieser Transistorschaltung sind? Es gibt eine Simulation, die Sie ausprobieren können.

Und hier ist es, wieder NAND Gate Sim

Die kurze Antwort:

• Was gezeigt wird, ist ein NAND-Gatter mit P und N an den falschen Stellen.
• Es ist falsch, weil P-FETs Vgs negativ sein müssen (dh Gate-Spannung mindestens um die Schwellenspannung unter Source ), um richtig einzuschalten, das Gegenteil von N-FETs, bei denen Vgs positiv sein muss , um sich einzuschalten.
• Die "falsche" Schaltung kann die Transistoren nur "aus" (mit Leckage) oder im linearen Bereich als Source-Folger vorspannen .

Zu diesem letzten Punkt. Sehen Sie sich die Simulation an und fahren Sie mit der Maus über jeden Transistor in der "falschen" Schaltung, und notieren Sie, was Vgs tut. Sie sehen die Transistoren in einem von zwei Zuständen: vollständig „aus“ oder im linearen Bereich bei der Schwellenspannung vorgespannt.

(In dieser Simulation ist die Vgs-Schwelle auf 700 mV eingestellt.)

Der Grund dafür, dass überhaupt Spannung anliegt, ist, dass der FET selbst im ausgeschalteten Zustand immer noch Leckage hat. Die „aus“-FETs verhalten sich gegenüber denen, die „ein“ sind, als hochohmige Widerstände, die sich als Source-Folger verhalten. In der Zwischenzeit gehen die als Folger vorgespannten "Ein"-Transistoren auf die Vgs-Schwellenspannung, aber nicht weiter.

Die Ausgangsspannung ändert sich etwas mit dem Eingangszustand, da sich die Transistoren abhängig von den Eingangswerten im „Aus“-Leckzustand oder im Source-Follower-Zustand befinden.

Im Gegensatz zu ihrer Tabelle tritt die höchste Spannung jedoch auf, wenn beide Eingänge hoch sind und das untere in Reihe geschaltete P-Paar beide im „Aus“-Zustand ist und sich wie ein hochohmiger Widerstand verhält.