Diskontinuität der Stripline-Referenzebene im Referenzdesign

Laut i.MX6 SMART DEVICE SYSTEM von Freescale Layout Board verwendet es 8 Schichten, meine Frage betrifft die inneren Schichten, sie sind Streifenleitungen mit einer durchgehenden GND-Ebene auf der einen Seite, aber auf der anderen Seite haben sie eine Leistungsschicht, die gebrochen ist A VIELE Male (sie bilden viele Strominseln) und einige wichtige Signale kreuzen diese kaputten Ebenen, und das würde einen Unterschied in der Zo der Leitung bedeuten, was Reflexionen bedeutet, sodass die Integrität des Signals nicht optimal ist und wann Wir sprechen über RAM-Datenleitungen und andere sensible Leitungen, das ist ein großes Problem, das ist also meine Frage, ich meine, das ist das Referenzdesign, aber meiner Meinung nach widerspricht es jeder Theorie. Kann mir jemand sagen, ob ich falsch liege? oder geben Sie mir bitte einen Awnser, der mich in dieser Angelegenheit orientiert.

Dies ist ein Screenshot der internen Schicht 2 und der Leistungsebene, die die Streifenleitung herstellt. Dort können Sie den SoC und die RAM-Leitungen sehen.Geben Sie hier die Bildbeschreibung ein

Das ist der Stapel:Geben Sie hier die Bildbeschreibung ein

Was ist der Stapel? Es ist nicht optimal, Schnitte in einer Referenzebene zu haben. Aber vielleicht liegt das Routing viel näher an der durchgehenden GND-Ebene als an der unterbrochenen Stromversorgungsebene. Und somit ist es kein ernstes Problem. Überprüfen Sie den Stapel.
@Blup1980 Dort habe ich die Stack-Up-Informationen hinzugefügt, es gibt einen gewissen Unterschied zwischen der Stärke der GND-Dialektrik (4 mil) und der Stärke der PWR-Ebene (4,5 mil), aber ich denke nicht, dass dies als "viel" angesehen wird.

Antworten (1)

Sie können ohne Probleme über eine zerschnittene Ebene routen, solange jede zerschnittene Ebene mit einer fest gekoppelten soliden (GND) Ebene gepaart ist - und Sie das PDN (Bypass-Netzwerk) so konstruieren, dass es zwischen allen Power-Plane-Inseln eine ausreichend niedrige Impedanz aufweist und Masse (verwenden Sie dafür so etwas wie mein PDNtool.com ).

Wenn Sie die Schnitte breiter als etwa 1/3 der elektrischen Länge der Anstiegs-/Abfallzeit Ihrer Signale machen, werden Sie aufgrund der geringeren Kapazität einige Reflexionen sehen. Dies kann leicht simuliert werden, wenn Sie Zugang zu einem IBIS-Simulator haben.

Auch die Ebene, die Ihren Streifenleitungen am nächsten liegt, wird "dominieren". Wenn dies also solide ist, haben Sie auch keine Probleme.

PS: Referenztafeln sind nicht heilig. Es gibt VIELE Referenzboards mit vielen schwerwiegenden Designfehlern. Also aufgepasst!

Beantwortet das deine Frage?

+1 für Referenzdesigns, die nicht heilig sind. Oft sind sie nur "hier, wir haben es gerade zum Laufen gebracht", nicht "so denken wir, wie es nach ausführlichen Tests gemacht werden sollte". Dies gilt insbesondere für Neuteile.
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