Einfache Möglichkeit, die Stromaufnahme durch den Widerstandsteilersinn zu vermeiden?

Dies ist eine einfache, aber komplizierte Frage.

Ich messe Spannung auf mehreren Leitungen, mehr als 3'000. Die Leitungen können bis zu 100V betragen.

Ich muss nur zu bestimmten Zeiten messen und möchte vermeiden, dass Strom aus den Erfassungsleitungen gezogen wird, wenn er nicht gemessen wird.

Ich dachte daran, einen Mosfet zu verwenden und den gesamten VSS von der Unterseite des Widerstandsteilers zu lösen, aber die AN sind mit der Abtastlogik verbunden, die interne Schutzdioden an 3V3 hat, sodass sie immer noch Strom zieht.

Da ich viele dieser Leitungen habe und die Anwendung kostensensibel ist, möchte ich vermeiden, dass in jeder Leitung ein P-Mosfet mit den erforderlichen Widerständen und dem Zener vorhanden ist.

Ist hier ein Trick möglich? Vielleicht eine Komponente, die dafür gemacht wurde, von der ich nichts weiß?

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Aktualisieren:

Die Antwort von Edgar Brown ist gültig, aber es ist etwas kompliziert, das Gate anzusteuern, da die Spannung des Mos variieren wird.

Außerdem habe ich auf der Platine keinen Platz, um Mos zwischen den beiden Widerständen des Teilers hinzuzufügen (oder müsste ziemlich viel umleiten).

Ich habe eine andere mögliche Lösung:

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Q53 würde den Erfassungsteiler von der Masse entkoppeln und das andere Q würde von dem Erfassungs-IC entkoppeln.

Wenn das Gate von Q54 als offener Drain angesteuert wird, würde Q53 zuerst angesteuert, was Q54 auf einige V zu VSS bringt, und dann kann Q54 angesteuert werden.

Nur ein Widerstand von allen Q54-Gattern zum Q53 Vd sollte ausreichen?

Aktualisierung 2

Ich glaube, ich habe eine bessere Lösung gefunden, indem ich vor dem VSense eine Vorspannung hinzugefügt habe. Einfach mit der gleichen Spannung wie der Aus-Zustand vorgespannt.

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Wie viel Stromaufnahme ist von jeder Leitung tatsächlich akzeptabel? Wie viel ist zu viel? Sei genau.
Im ausgeschalteten Zustand überhaupt kein Strom. oder ein paar nano A.
Das ist eine gute Antwort. Es schließt ein kontinuierliches aus 1 μ A . Sie möchten also die Leitungen wirklich isolieren, wenn Sie nicht beobachtet werden. Jetzt kommt die Kostensensibilität ins Spiel. Wie hoch ist Ihr Budget pro Messung?
Müssen Sie in der Lage sein, die Verbindung jedes Signals einzeln zu steuern? Sie alle zusammen ein- und auszuschalten, könnte die Anzahl der zusätzlichen Teile, die für die PMOS-Lösung benötigt werden, drastisch reduzieren.
Selbst das Steuern in Gruppen von etwa 10 würde nur einen Zener/Widerstand/usw. für jeweils 10 Leitungen bedeuten.
Sie werden alle zusammen eingeschaltet @ThePhoton, aber sie könnten ziemlich unterschiedliche Spannungen haben, obwohl die Spannung, sobald sie alle eingeschaltet sind, alle unter 20 V liegen würde. Es ist ein guter Punkt, 1 Zener für alle zu haben, lassen Sie mich eine Minute nachdenken.
Korrigieren Sie meinen vorherigen Kommentar, einige Kanäle können unabhängig voneinander eingeschaltet werden, aber die Messung ist immer insgesamt eingeschaltet. Bitte überprüfen Sie mein Update.
@junk Entschuldigung, ich habe Ihre Frage nicht gesehen, die neueste Lösung kostet mindestens 0,4 Cent USD pro Kanal.
Ihre hinzugefügte Lösung fügt einen negativen Leckstrom hinzu, der den Stromverbrauch tatsächlich erhöht, aber jetzt von Ihrer eigenen Versorgung (Übrigens wäre ein PMOS in dieser Anwendung besser), also vermisse ich jetzt den Punkt, warum Leckage ein Problem ist.
Ja, ein erhöhter Stromverbrauch ist nicht wirklich ein Problem und liegt in der Größenordnung von 80 uA pro Kanal. Leckage ist ein Problem, da im Ein-Aus-Zustand kein Strom durch die Last fließen sollte, mit der die Kanäle verbunden sind.
Aber jetzt fließt negativer Strom durch die Last. Das ist immer noch Leckstrom und unterscheidet sich von "kein Strom".
@EdgarBrown Es gibt keinen Strom, da die Vorspannung dieselbe Spannung ist wie die Last, sodass die Spannung über der Last (fast) 0 V beträgt. Würde NMOS funktionieren, da ich es bereits auf der Stückliste habe.
@EdgarBrown mit dieser Implementierung: imgur.com/a/3p3oHOj
@Damien, dass NFET immer ausgeschaltet ist. Außerdem sehe ich nach genauerer Betrachtung Ihres Schemas nicht, wie es funktionieren würde, es sei denn, es gibt einige Annahmen, die in den Schaltplänen nicht gezeigt werden. Haben Sie eine Simulation überprüft?
@EdgarBrown was wäre es immer aus? Das Gate würde in Bezug auf die Source auf -3 V3 gebracht und der NMOS würde schalten, MOS schalten entweder mit positiver oder negativer Gate-Spannung.
@Damien Nein, tun sie nicht.
@EdgarBrown du hast recht, ich weiß nicht woher ich das habe. Ich habe aus Kosten- und Verfügbarkeitsgründen auf PNP BJT statt auf PMOS umgestellt. Ich denke, das sollte es tun imgur.com/a/3p3oHOj
@Damien Ich sehe immer noch nicht, wie dies überhaupt Leckagen beseitigt.

Antworten (1)

Verwenden Sie einfach NFETs als High-Side-Schalter unter den 1M-Widerständen. Möglicherweise benötigen Sie eine zusätzliche Spannung, um ihr Gate anzusteuern oder Ihren Messbereich zu verringern, aber sobald Sie sie in ihrem Triodenbereich vorspannen (was die 1M-Widerstände recht einfach machen), ist ihre Impedanz vernachlässigbar.

Stellen Sie einfach sicher, dass Sie einen FET mit geringer Leckage über der Sperrdiode (oder noch besser mit einer separaten Körperverbindung) verwenden und ihre Vgs im ausgeschalteten Zustand auf Null oder negativ treiben, um außerhalb des Unterschwellenbereichs zu bleiben.

Das ist die Grundidee. Angenommen, jeder NFET wird unabhängig voneinander aktiviert.

schematisch

Simulieren Sie diese Schaltung – Mit CircuitLab erstellter Schaltplan

PFETs könnten auch zum Laufen gebracht werden. Aber ihre Vorspannung ist nicht so sauber wie (1) Sie müssten die Quellen selbst verwenden, um einige Ihrer Gate-Vorspannungen bereitzustellen, (2) Sie würden Pegelumsetzer benötigen, um 100 V zu erreichen, und (3) Sie erhöhen die Leckpfade aufgrund von die Levelshifter. Und jeder Gate-Antrieb bringt Sie unter die Schwelle, und das bedeutet Leckage.

Das Problem wäre, das Gate des NFET anzusteuern, es würden zusätzliche Komponenten benötigt, um das Vgs-Maximum nicht zu brechen, jeder Kanal würde separate Treiberkomponenten benötigen, oder mir fehlt etwas?
@Damien, dieses Problem tritt nur bei PFETs auf. Sie benötigen lediglich eine Versorgung, mit der Sie das NFET-Gate mit Vdaq_max + Vto + Vtriode ansteuern können. Das könnte nur 5 V über Ihrer DAQ-Versorgung liegen, was bedeutet, dass Sie nur einen Vgsmax von etwa 20 V benötigen würden. Selbst Gate-Clamps scheinen aufgrund der sehr hohen Verstärkung der 1M-Widerstände unnötig.
Guter Punkt, lassen Sie mich über diese Option nachdenken
Ich denke, Ihr Vorschlag ist gültig, aber das Ansteuern des Gates könnte etwas schwierig sein, jede positive Spannung würde den Mos zu einem Gleichgewichtspunkt bringen, also würde eine negative Spannung benötigt, aber dies reduziert den Vgs Max. Ein weiteres Problem ist, dass ich auf der Platine keinen Platz habe, um Mos in diesem Bereich hinzuzufügen.
@Damien das Platzproblem ist eine technische Entscheidung, aber Sie brauchen keine negative Spannung. Alles, was Sie brauchen, ist eine Versorgung, die mehr als ein Vto über dem maximalen Messbereich des ADC liegt. Dies kann entweder durch eine zusätzliche positive Versorgung oder durch Reduzierung der maximalen Spannung am ADC gelöst werden.
Ach, ich verstehe. Du hast meine Antwort falsch interpretiert. Ich werde einen Schaltplan hinzufügen, wenn ich später heute an einen Computer komme. Der NMOS-Drain und die Source müssen in Reihe mit dem Teiler zwischen den beiden Widerständen liegen, nicht parallel dazu.
@Damien Ich habe die Antwort aktualisiert, um einen Schaltplan aufzunehmen.
Obwohl es nicht die Lösung ist, die ich wählen werde, werde ich Ihre Antwort akzeptieren, da Sie sich einige Mühe gegeben haben. Danke.
Einfache Möglichkeit, die Stromaufnahme durch den Widerstandsteilersinn zu vermeiden?
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