Entwicklung von Hardware in FPGA mit LED-Treiberchip

Während des Firmware-Erstellungsprozesses ordnet die Map-Phase die Top-Level-Signale Ihrer Firmware physischen FPGA-Pins zu. Diese Zuweisung erfolgt fast immer manuell, indem Pin-Zuweisungen in eine Datei namens Constraints-Datei aufgenommen werden (zumindest vom xilinx-Toolset). Wenn keine Einschränkungen gefunden werden, werden die Pins vom Build-Tool zugewiesen.

Im Wesentlichen sind alle Ihre Top-Level-Modulsignale physische Pins. Hier ist ein Beispiel von einem Board, das ich gerade entwerfe:

Und dies ist ein Auszug aus der Xilinx Constraints-Datei:

(Ihre sehen möglicherweise anders aus, wenn Sie die Tools eines anderen Anbieters verwenden)

NET "DEBUG_CONN_1" LOC = "M7";
NET "DEBUG_CONN_2" LOC = "M8";
NET "DEBUG_CONN_3" LOC = "R4";
NET "DEBUG_CONN_4" LOC = "P4";
NET "DEBUG_CONN_5" LOC = "M6";
NET "DEBUG_CONN_6" LOC = "L6";
NET "DEBUG_CONN_7" LOC = "P3";
NET "DEBUG_CONN_8" LOC = "N4";
NET "DEBUG_CONN_OE" LOC = "M5";

Dies teilt dem FPGA-Map-Tool mit, welche Signale welchem ​​Pin zugeordnet werden sollen.

Und schließlich ein Auszug aus der Entität der obersten Ebene:

(Dies ist VHDL, weil ich das verwende, aber es sollte Ihnen die richtige Vorstellung vermitteln.)

ENTITY 6slx45fgg484 is
    PORT (
        DEBUG_CONN_1    : OUT STD_LOGIC;
        DEBUG_CONN_2    : OUT STD_LOGIC;
        DEBUG_CONN_3    : OUT STD_LOGIC;
        DEBUG_CONN_4    : OUT STD_LOGIC;
        DEBUG_CONN_5    : OUT STD_LOGIC;
        DEBUG_CONN_6    : OUT STD_LOGIC;
        DEBUG_CONN_7    : OUT STD_LOGIC;
        DEBUG_CONN_8    : OUT STD_LOGIC;
        DEBUG_CONN_OE   : OUT STD_LOGIC;
        .
        .
        .
        );
END 6slx45fgg484;

Die Constraints-Datei wird verwendet, um verschiedene Parameter über die physikalischen Pins zu spezifizieren. Beispielsweise können IO-Standards, Abschluss- und Laufwerksstärken alle in der Beschränkungsdatei spezifiziert werden. Darüber hinaus geben Sie hier Taktraten für die Timing-Analyse und die Zuordnung größerer Firmware-Blöcke wie eingebauter Transceiver an.

Wenn Sie mit einem Gerät verbunden sind, das einen Takt verwendet, um Daten in das oder aus dem FPGA zu takten, müssen Sie möglicherweise die Taktdomänen ändern oder Ihre Signale dreifach registrieren, um die Signale auf dem Weg in Ihre Arbeitsdomäne umzuwandeln, oder die Domäne des Geräts auf dem Weg nach draußen.

Wenn Sie nur Code schreiben, um der Hardware vorzugreifen, können Sie im Allgemeinen einfach ein Modul schreiben, bei dem die Eingangs- und Ausgangsentitätssignale mit denen des Geräts übereinstimmen. Wenn die Hardware ankommt, müssen Sie Ihre Entity-Signale bis zur obersten Ebene abbilden, die Einschränkungen so konfigurieren, dass sie mit der Hardware übereinstimmen, und Sie sollten startklar sein.

Ich gehe davon aus, dass in Ihren früheren FPGA-Projekten die Module, die Sie geschrieben haben, mit anderen Modulen innerhalb desselben FPGAs verbunden waren. Daher mussten Sie auf die zeitlichen Beziehungen zwischen den verschiedenen Schnittstellensignalen achten.

Die Anbindung eines FPGA an einen oder mehrere externe Chips ist aus funktionaler Sicht nicht anders. Sie müssen die erforderlichen zeitlichen Beziehungen verstehen und Ihren Code schreiben, um sie zu erfüllen.

Der einzige wirkliche Unterschied besteht darin, zu lernen, wie die funktionalen E/A-Ports Ihres Moduls mit physischen Pins auf dem FPGA verbunden werden, und sicherzustellen, dass die FPGA-Pin-Treiber und -Empfänger richtig konfiguriert sind, um den elektrischen Eigenschaften der externen Chips zu entsprechen. Dies ist eine der Funktionen der "Constraints-Datei" (wie auch immer die Lattice-Toolchain sie nennt) in Ihrem Projekt, und es wird einen Abschnitt im Handbuch geben, der diese Aspekte des FPGA-Designs behandelt.