Fehlen meinem jk-Flip-Flop zwei NAND-Gatter, um vollständig zu sein?

Ich habe diese Schaltung in einer App erstellt, die ich auf meinem Telefon habe, die die Schaltung ausführt und Sie die Ausgabe sehen lässt.

Ich habe bei meinen Recherchen festgestellt, dass ein jk-Flip-Flop ein NAND-basierter SR-LATCH mit zusätzlichen NAND-Gattern war, die an S AND R angeschlossen waren.jk Flip-Flop-Bild aus Wikipedia

Also habe ich versucht, zuerst einen NAND-basierten SR-Latch zu entwerfen, der als Kern meiner JK-Schaltung dienen würde, indem ich den SR-Latch erstellt habe, den ich glaube, indem ich einen zweiten NPN-Transistor in Reihe zu einem NOR-Gated-SR-Design hinzufügte . Aber wenn ich mir das JK-Flip-Flop-Diagramm ansehe, sieht es so aus, als müsste ich zwei weitere NAND-Gatter hinzufügen. Ich glaube, die Gates werden an die Emitter von S und R meines Latch ausgegeben, und für jeden der neuen NANDS werden sie durch die Transistorbasis mit dem SR verbunden. Ich hoffe, das ist richtig. Mir ist jedoch nicht klar, wie ich ein NAND-Gatter mit 3 Eingängen physisch erstellen soll. Ich werde ein Schaltplandiagramm von dem erstellen, was ich denke, dass ich hinzufügen muss. Und ich werde es gleich anhängen, aber ich wollte sehen, ob ich das wirklich verstehe.

Screenshot der Schaltung

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Also, ich habe heute VIEL gelernt. Ich verbrachte mehrere Stunden online damit, Diagramme und Artikel zu überfliegen, die ich kaum verstand. Und wenn ich mir meine obige Schaltung anschaue, stelle ich fest, dass ich viele Fehler gemacht habe. Eine grundlegende Sache, die ich gelernt habe, war, dass Gatter binär sind und daher ein einzelnes Gatter 1 Bit darstellt und nur 0 oder 1 sein kann, also ... die Gesamtzahl der Gatter gleich der Anzahl der Bits ist, die benötigt werden, um die Anzahl von auszudrücken Eingänge. Da ich ein NAND mit 3 Eingängen für mein J und K wollte, musste ich 3 NAND-Gatter kaskadieren, da 3 binär 001 ist. Also, ich habe das gerade im Schaltungslabor fertig gestellt. Außerdem glaube ich jetzt zu verstehen, dass das für alle Logikgatter verwendete Symbol nicht versucht, Vdd oder V0 anzuzeigen, sie werden angenommen. Jetzt muss ich nur noch das NAND-Gatter viermal duplizieren, zwei davon kreuzen und ich sollte meinen eigenen JK-Flip-Flop haben!

Außerdem ging ich die mühsame Aufgabe durch, nachdem ich mein 3-Eingangs-NAND erstellt hatte, und überprüfte jede Zeile in der Wahrheitstabelle mit einem Gewürzsimulator.

Die Schaltung ist unten. Ich habe es nicht getestet, um es zu überprüfen, und da ich die Teile nicht spiegeln kann, bin ich mir nicht sicher, ob ich alle Eingänge richtig miteinander verbunden habe.

Jeder Input wäre willkommen.

schematisch

Simulieren Sie diese Schaltung – Mit CircuitLab erstellter Schaltplan

Nebenbemerkung: Fügen Sie nichts hinzu, von dem Sie uns sagen müssen, dass wir es ignorieren sollen. Windows hat MSPaint. Linux hat KolourPaint. Ich bin sicher, Macs haben ein Äquivalent. Du solltest unnötiges Material aus Bildern herausschneiden, bevor du sie hochlädst.
Sie können ein NAND-Gatter mit 3 Eingängen als einzelnes Gatter erstellen. Wie ich in meiner Antwort sagte.
"Ich muss 3 NAND-Gatter kaskadieren, weil 3 binär 001 ist". Das ist sehr falsch. 3 ist 11 im Binärsystem. Und trotzdem ist die Aussage völlig falsch.
Oh ja. Ich war die ganze Nacht wach. Du hast Recht. Ich dachte an vier Eingänge.
Verzeihung. Ihre Antwort ergibt für mich nicht mehr Sinn als zu dem Zeitpunkt, als Sie sie zum ersten Mal gepostet haben. Ich habe keine Ahnung von cmos.
Nun, 001 ist nur 1 im Binärsystem. Also 3 Eingänge oder 4 Eingänge, das macht keinen Sinn. Die Antwort macht für mich keinen Sinn mehr als zu dem Zeitpunkt, als Sie sie zum ersten Mal gepostet haben. Ich weiß nichts über cmos : Und okay, ich werde den Schaltplan für NAND mit 3 Eingängen mit BJTs hinzufügen. Es war so schwierig, "bjt 3 input nand" zu googeln ...
Ich tat. Und wenn Sie sich meinen Schaltplan ansehen, werden Sie sehen, was ich mit der Verkettung jedes Tors mitgebracht habe, bei der ich mir nicht sicher bin.
Ich sage Ihnen nur, dass Sie nicht so viele Tore aneinander reihen müssen. Diese gesamte Schaltung sollte aus 4 Gattern bestehen, wenn Sie das replizieren möchten, was Sie in Ihrem Schaltplan sehen (zwei NANDs mit 2 Eingängen, zwei NANDs mit 3 Eingängen). Es gibt KEINEN Grund für diese Bestie, die Sie gezeigt haben und die 8 Tore enthält. Bei MOST könnten es 6 Tore sein. Sie sollten sich mit dem Theorem von De'Morgan vertraut machen und Ihre Gates vereinfachen: (a+b)' = a' * b' ; (a*b)' = a' + b'
Okay, ich glaube ich habe es jetzt verstanden. Vielen Dank für Ihre Hilfe und die Aktualisierung Ihrer Antwort.

Antworten (1)

Zunächst einmal können Sie ein NOR nicht einfach in ein NAND umwandeln, indem Sie einen weiteren Transistor in Reihe schalten. Sie müssen mindestens zwei Transistoren modifizieren, um von einem NOR mit 2 Eingängen in ein NAND mit 2 Eingängen umzuwandeln. Dies würde typischerweise (je nach Logikfamilie) bedeuten, parallele Verbindungen in serielle Verbindungen umzuwandeln und umgekehrt.

Um einen NAND mit 3 Eingängen zu erstellen, müssen Sie sich wirklich nur einen NAND mit zwei Eingängen ansehen und diesen um einen weiteren Eingang erweitern. Für die CMOS-Logik bedeutet dies, dass ein weiterer PMOS parallel (für das Pullup-Netzwerk) und ein weiterer NMOS in Reihe (für Pulldown) hinzugefügt werden.

und Tor

Ein JK-Latch ist kein SR-Latch mit NAND-Gattern. Tatsächlich können SR-Latches entweder mit kreuzgekoppelten NANDs oder NORs gebaut werden, beide sind immer noch SR-Latches. Die Polarität der Eingänge ist jedoch entgegengesetzt (aktiv-hoch vs. aktiv-niedrig).

Außerdem würde der von Ihnen gezeigte "JK-Latch" normalerweise als gated JK-Latch oder manchmal als Flip-Flop betrachtet. Beachten Sie das enthaltene Taktsignal, das taktet, wenn die Ausgänge auf Eingänge reagieren. Ein JK-Latch wird später im Beitrag zur Unterscheidung gezeigt.

NAND-basiertes SR-Latch

Ein NAND-basierter SR ist oben gezeigt. Im Gegensatz zum „konventionellen“ Polaritäts-SR-Latch sind beide Eingänge aktiv niedrig.

NOR-basiertes SR-Latch

Ein SR-Latch auf NOR-Basis ist oben gezeigt. Diese SR-Signale verwenden die herkömmliche Polarität oder aktiv hoch.

nor-basiertes jk-Latch

Ein JK-Latch ist eine modifizierte Version eines SR-Latch, der den undefinierten Zustand verhindert (S = R = 1 für Aktiv-High, S = R = 0 für Aktiv-Low). Um dies zu tun, wird eine Gatterschaltung verwendet, um in diesem Zustand ein Umschalten zu bewirken.

Ein JK-Latch ist weniger verbreitet als ein JK-Flip-Flop. Dies liegt daran, dass das Flip-Flop Oszillationen während des S = R = 1-Zustands verhindert (für JK-Latch mit aktivem High). Sie existieren jedoch, wie oben gezeigt. Beachten Sie, dass dieser JK-Latch vom NOR-basierten SR-Latch modifiziert ist. Die Eingänge bleiben aktiv-high. Sie könnten jedoch den JK-Latch auf NAND-Basis aufbauen und die Eingänge wären aktiv niedrig.

BEARBEITEN

Noch eine Anmerkung. Sie erwähnen, dass Sie ein "SR-Flip-Flop" erstellen möchten. Die Terminologie wird hier trübe. Ein Flip-Flop impliziert normalerweise, dass die Schaltung bei nur einer Flanke eines Taktsignals den Zustand ändern kann. Das Hinzufügen einer Uhr zum SR-Latch wandelt es meiner Meinung nach jedoch nur in ein "Gated SR Latch" um. Dies liegt daran, dass die Schaltung während der gesamten aktiven Taktperiode immer noch Zustände ändern kann und nicht nur während der Flanke.

Wenn Sie ein "echtes" SR-Flip-Flop bauen möchten, müssen Sie zusätzliche Gates hinzufügen, um ein Master / Slave-Setup zu erstellen. Obwohl so etwas existieren kann, ist es in der Praxis fast nutzlos (ich habe noch nie eines in einem echten Design verwendet gesehen). Sie können von asynchronem Latch auf synchrones Flipflop umstellen, aber an dieser Stelle wäre ein D-Flipflop/T-Flipflop in den meisten Fällen nützlicher. SR-Latches werden häufig verwendet, wenn die Signale differenziell sind (MS-CMOS, differenzielles Domino usw.), und die Tatsache, dass sie KEINEN Takt benötigen, ist einer der Hauptgründe für ihre Wahl.

BEARBEITEN TTL-NAND-Gatter mit 3 Eingängen hinzugefügt. Wenn Sie keinen Triple-Emitter-BJT haben, können Sie 3 BJTs mit kurzgeschlossenen Kollektor- / Basisknoten verwenden. Der hinzugefügte BJT ist parallel, nicht in Reihe.

Geben Sie hier die Bildbeschreibung ein

Wie Sie sehen können, ist es genau wie ein NAND mit 2 Eingängen, außer, wie ich bereits sagte, für 3 Eingänge modifiziert. Ein BJT-basiertes NOR-Gatter ist auf die gleiche Weise. Außer Sie fügen dem Summierungsknoten weitere Eingaben hinzu.

Zur Verdeutlichung möchte ich einen jk Flip Flop machen. Ich verstehe nicht, was Sie sagen, denn in diesem Bild en.wikipedia.org/wiki/File:JK_flip-flop_NAND.svg sieht es wirklich aus wie ein NAND-basiertes SR-Latch mit zwei NANDs auf der linken Seite und einem Takteingang. Wollen Sie damit sagen, dass das Diagramm, das ich von Wikipedia erhalten habe, keine JK-Flip / Flop-NAND-Schaltung ist?
Ich habe die Frage bearbeitet. Ich habe SR-Flip-Flop eingegeben, als ich SR-Latch meinte. Soweit ich weiß, befindet sich in der Schaltung eines JK-Flip-Flops ein SR-Latch ...
@MVCylon: Wollen Sie damit sagen, dass das Diagramm, das ich von Wikipedia erhalten habe, keine JK-Flip / Flop-NAND-Schaltung ist? Nein, ich habe "SR-Latch mit NAND-Gattern" so interpretiert, dass es bedeutet, die NORs in NANDs zu ändern und keine NANDs als Gating-Elemente hinzuzufügen. Ja, das ist ein Gated JK Latch (man könnte es ein Flip-Flop nennen, aber imo ist es nicht wirklich eines).
@MVCylon: Ich habe SR-Flip-Flop eingegeben, als ich SR-Latch meinte. Soweit ich weiß, befindet sich in der Schaltung eines JK-Flip-Flops ein SR-Latch. Sicher, aber die Terminologie ist hier irgendwie wichtig, daher meine Klarstellung. Sonst weiß niemand, wovon der andere redet.
Ich möchte einen JK-Flip-Flop erstellen. kein SR-Flip-Flop und ich möchte eine Uhr. genau wie das erste Diagramm von Wikipedia. nach dem Ausführen von Simulationen gegen meine Schaltung und einen simulierbaren, bereits gebauten SR-LATCH (NAND) -Stil. Es scheint, dass ich, sobald ich meine Transistoranordnung repariert habe, einen SR LATCH (NAND) -Stil habe, den ich als Kern meines JK-Flip-Flops verwenden kann.
Warum müssen Sie Ihre Transistoranordnung vom SR-Latch aus reparieren? Die kreuzgekoppelten NANDs des SR-Latch werden nicht modifiziert. Stattdessen werden zusätzliche Gating-Elemente zwischen die Ausgänge / Clock / und SR-Eingänge gelegt. Genauso wie auf deinem Bild.
Fehlen meinem jk-Flip-Flop zwei NAND-Gatter, um vollständig zu sein?
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