Floating-Pins des FPGA, wenn der Pull-Up/Down-Widerstand am Eingang oder Ausgang platziert wird

Ich habe in meinem FPGA-Datenblatt nachgesehen und festgestellt, dass an den Pins keine Pullup- / Down-Widerstände vorhanden sind (nur ein Pullup, der jedoch aktiviert werden muss). Wenn ich also meine Schaltung einschalte, habe ich für eine "große" Zeit alle IO-Pins meines FPGA schwebend. Da ich festgestellt habe, dass Floating IO einige Geräte beschädigen oder Probleme verursachen kann, möchte ich einige Pullup / Down-Widerstände einsetzen.

Kann mir jemand sagen, ob es besser ist, einen Pullup- oder Pulldown-Widerstand mit welchem ​​​​Wert zu verwenden? Ich habe jemanden gefunden, der Pullup empfiehlt, aber in einigen Fällen kann er das Signal verlangsamen, andere Ratschläge ziehen herunter, dasselbe gilt für Widerstandswerte.

Meine Hauptfragen sind: Floating Pins können nur am Eingangspin eines Geräts oder auch an Ausgangspins Probleme verursachen? (wobei Eingang oder Ausgang immer im Gerät definiert sind)

Sie benötigen keine Pullups oder Pulldowns auf schwebenden FPGA-Pins. Diese Chips sind für diese Situation gemacht.
Aber die CMOS-Chips, mit denen verbunden wird, sind es möglicherweise nicht. Pull-Up-Pull-Down hängt davon ab, welchen Standardzustand die Pins für das angeschlossene Gerät haben sollen, wenn der Ausgang deaktiviert ist. Ich würde mal ins Datenblatt schauen und darüber nachdenken. Traditionelle Werte sind 10.000 oder 4,7.000 und wahrscheinlich eine Gebühr mehr, aber wirklich alles in diesem Bereich sollte funktionieren.
Floating-Signale können die Ausgangspins im Allgemeinen nicht beeinflussen - es sei denn, sie sind so stark gestört, dass die induzierte Spannung die Versorgungsschienen übersteigt.
Beim Lesen des SelectIO-Benutzerhandbuchs für Spartan-6-FPGAs von Xilinx habe ich Folgendes gefunden:By default, the Xilinx ISE development tools automatically configure all unused I/O pins as input pins with individual internal pull-down resistors to GND. This default behavior is controlled by the UnusedPin BitGen option.

Antworten (1)

Diese Antwort wurde von einem Mitarbeiter von Xilinx auf dieselbe Frage in den Xilinx-Foren gegeben :

In http://www.xilinx.com/support/documentation/user_guides/ug191.pdf , Apge 18, aktiviert der HSWAPEN-Pin, wenn er auf Masse gezogen wird, die schwachen Pullups an allen IO-Pins vor der Konfiguration.

Nach der Konfiguration kann ein Pin so eingestellt werden, dass er hochzieht oder herunterzieht oder schwebend bleibt (effektiv Tristate) oder hoch oder niedrig angesteuert wird, je nach gewähltem IO-Standard. Es schadet nicht, dass Stifte schweben.

Auf die Standardeinstellung in der Software möchten Sie sich wahrscheinlich nicht verlassen. Es ist viel besser, das IO so zu gestalten, dass es das tut, was Sie wollen, und es explizit anzugeben.

Ich glaube jedoch, dass die Standardeinstellung ein schwacher Pulldown für nicht verwendete Pins ist.

Der schwache Pull-up und der schwache Pull-down sind oft zu schwach: Ein Widerstand mit dem richtigen Wert wird empfohlen, wenn Sie versuchen, einen Standard zu erfüllen, anstatt sich auf den schwachen internen Pull-up oder -down zu verlassen.

Austin
Austin Lesea
Leitender Ingenieur
Xilinx San Jose

Floating-Pins des FPGA, wenn der Pull-Up/Down-Widerstand am Eingang oder Ausgang platziert wird
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