Hilfe beim SPARTAN-3AN FPGA-Frequenzverdoppler benötigt

Hier habe ich die gerouteten Netze für dieses untenstehende Verilog-HDL-Programm mit DCM-Instanziierungsmodul angehängt. Während ich das XC3S50AN-FPGA-Board mit der ISE12.3-Designsuite implementiere, liefern clk2x und gesperrte Ausgänge keine Ausgabe im SPARTAN-FPGA-Entwicklungsboard ( https://www.pantechsolutions.net/project-kits/cpld-fpga-boards/ spartan-3an ) gibt es eine Ausgabe-LEDs, die für clk0, gesperrt, clk2x-Pins (p7, p8, p10 im Datenblatt) zugewiesen sind, Pins und (p57 (clk), p18 (rst)) sind Eingangspins habe nur am clk0 (p7) eine Ausgabe erhalten, die 2,5 MHz beträgt, genau wie clk50 (intenaly generierter Takt aus 50 MHz Eingangstakt)

module dcm_pllverilog(clk,rst,clk0,clk2x,locked);

input clk;
input rst;
output clk0;  
output clk2x;
output locked;

reg clk50=0;
wire clk0;
wire clk2x;
wire locked;

reg [7:0] count=0;

clkdcm_test instance_name (
    .CLKIN_IN(clk50), 
    .RST_IN(rst), 
    .CLK0_OUT(clk0), 
    .CLK2X_OUT(clk2x), 
    .LOCKED_OUT(locked)
    );

always @(posedge clk) //---2.5 Mhz signal from 50 MHZ crystal oscillator 
begin 
     count<=count+1;

  if(count<=9) 
     clk50<=1;
  if(count>=10)
     clk50<=0;
  if(count>=19)
     count<=0;
end
endmodule



//----------

# PlanAhead Generated physical constraints 

NET "clk" LOC = P57;
NET "clk0" LOC = P7;
TIMESPEC"Ts_clk" = PERIOD "clk" 20ns high 50%;
NET "clk2x" LOC = P8;
NET "locked" LOC = P10;
NET "rst" LOC = P18;

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