Implementierung des NAND-Gatters

Das folgende Bild zeigt einen stark vereinfachten Schaltplan. Ich verstehe die Logik dahinter. stark vereinfachtes DiagrammDas andere Bild (unten) ist jedoch das, das ich nicht verstehe. Es zeigt ein Schaltbild, das das NAND-Gatter implementiert. Ich verstehe, wie die NAND-Gatter funktionieren. Allerdings verstehe ich die Schaltung links im Bild nicht. Die Wahrheitstabelle zeigt den korrekten Ausgang eines NAND-Gatters, aber basierend auf dem Schaltplan auf der linken Seite des Bildes, wenn A und B 0 sind, sollte der Ausgang für Y nicht auch 0 sein. Ich verstehe das Symbol neben den Alphabeten auch nicht. Ich weiß auch nicht, wie der Strom im Schaltplan fließt. Möchte jemand erklären, wie das funktioniert? Danke schön.Geben Sie hier die Bildbeschreibung ein

Die Symbole neben den Buchstaben A und B repräsentieren Transistoren.
Hey danke für die Antwort. Ja, das habe ich gerade herausgefunden. Aber wie sieht es mit den Werten in der Wahrheitstabelle aus? Können Sie erklären, wie das funktioniert?
Beachten Sie, dass die kleinen Kreise an einigen der Gates eine Inversion implizieren, dh der Transistor ist AUS, wenn sein Eingang "1" ist, und EIN, wenn er "0" ist.
@ user859385 Die Wahrheitstabelle ist nur eine kürzere, hübschere Art zu sagen: "Wenn A 0 und B 0 ist, sollte Y 1 sein. Wenn A 0 und B 1 ist, sollte Y 1 sein." usw. (dieser spezielle ist auch farbcodiert mit blau für Eingänge und gelb für Ausgänge)

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In VLSI sind die Transistoren mit dem kleinen Kreis an ihren Gates die p-Kanal-Transistoren, während die ohne ihn der n-Kanal sind.

Wenn das Gate des n-Kanal-Transistors auf GND-Pegel liegt (und die Source ebenfalls auf GND liegt), befindet es sich im Sperrzustand (AUS). Es gibt keine Leitung zwischen Drain und Source. Wenn es bei 3,3 V liegt, fließt der Strom zwischen Drain und Source, wodurch das Drain auch auf GND (ON) liegt.

Wenn das Gate des p-Kanal-Transistors auf VDD liegt (in Ihrem Fall 3,3 V) (und die Source ebenfalls auf VDD liegt), befindet es sich im Sperrzustand (AUS). Es gibt keine Leitung zwischen Drain und Source. Wenn es auf GND liegt, fließt der Strom zwischen Drain und Source, wodurch das Drain auch auf VDD (ON) liegt.

Nehmen Sie in der Wahrheitstabelle an, dass 0 = GND und 1 = VDD (+3,3 V) ist.

Finden Sie nun heraus, in welchem ​​Zustand sich jeder der vier Transistoren für alle 4 Kombinationen der Eingänge A und B befindet. Dies wird Ihnen helfen, die Y-Ausgangspegel zu verstehen.

Für AB = 00 sind beide n-Kanal-Transistoren AUS und beide p-Kanal-Transistoren sind EIN, wodurch Y = VDD (1) verursacht wird.

Für AB = 01 oder 10 ist nur einer der n-Kanal-Transistoren AUS und nur einer der p-Kanal-Transistoren ist EIN, was immer noch Y = VDD (1) verursacht.

Für AB = 11 sind beide n-Kanal-Transistoren EIN und beide p-Kanal-Transistoren sind AUS, wodurch Y = GND (0) verursacht wird.

So funktioniert die Schaltung für jeden der in der Wahrheitstabelle für ein NAND-Gatter gezeigten Fälle:

Geben Sie hier die Bildbeschreibung ein

Beachten Sie, dass für einen oder beide Eingänge = 0 (niedrig) der Ausgang 1 (hoch oder 3,3 V) ist. Dies liegt daran, dass die beiden oberen parallelen Transistoren invertieren. Wenn also die Eingänge niedrig sind, sind die entsprechenden Transistoren eingeschaltet und verbinden 3,3 V mit dem Ausgang. In der Zwischenzeit sind einer oder beide der Reihentransistoren ausgeschaltet, sodass verhindert wird, dass Masse mit dem Ausgang verbunden wird. Dies folgt der NAND-Regel, wenn einer (oder beide) Eingänge 0 sind, ist der Ausgang 1.

Wenn jedoch beide Eingänge hoch sind (1 oder 3,3 V), dann sind die beiden Reihentransistoren beide eingeschaltet und verbinden den Ausgang mit Masse (niedrig oder 0 V). 3,3 V wird daran gehindert, mit dem Ausgang verbunden zu werden, da beide parallelen Transistoren ausgeschaltet sind, da ihre invertierenden Eingänge hoch sind. Dies entspricht der NAND-Regel, wenn beide Eingänge 1 sind, ist der Ausgang 0.

Ich denke, Ihr "extrem vereinfachtes" Diagramm verursacht die Verwirrung. Das ist kein CMOS-Inverter, sondern ein PMOS-Inverter. Sie werden feststellen, dass es das Signal nie auf Masse treibt, was ein Problem ist, wenn wir über Geräte mit sehr geringem Stromverbrauch sprechen.

Das zweite Diagramm, dann NAND Gate, ist cmos. Das ist ein komplementärer Metalloxid-Halbleiter. Es hat eine pmos-Schaltung (das sind die Transistoren mit dem Kreis am Gate), die zwischen v und dem Ausgang angeschlossen ist, und die logisch entgegengesetzte nmos-Schaltung, die zwischen dem Ausgang und 0 angeschlossen ist. Der Punkt ist, dass die Schaltung hoch oder niedrig angesteuert werden kann ohne die Verwendung von energieverschwendenden Pull-up-Widerständen.

Grundsätzlich sind die oberen Geräte PMOS-Transistoren, sie sind geschlossen, wenn der Eingang 0 ist, und offen, wenn er 1 ist (daher die Blase am Gate), die Geräte darunter sind das Gegenteil. Wenn wir den Fall A = B = 0 nehmen, sehen wir, dass beide oberen Geräte geschlossen und die unteren Geräte offen sind, sodass der Ausgang 1 wird

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