Ist das NAND-Logikgatter perfekt symmetrisch?

Aufgrund der Unterschiede in VGS im N-Stapel wird es in dieser Schaltung einen sehr kleinen Unterschied geben, während die Schaltung während des Schaltens Strom zieht. M1 wird unter bestimmten Bedingungen geringfügig langsamer als M2 sein.

Es gibt jedoch wahrscheinlich andere Faktoren, die einen ebenso großen Einfluss haben werden, z. B. wie die Schaltung ausgelegt ist.

Definiere perfekt. Vieles, was wir in EE tun, dreht sich um Modellierung. Das Modell ist niemals perfekt, und auf den meisten Abstraktionsebenen würde das Verhalten dieser Schaltung als symmetrisch angesehen werden. Wenn wir uns von sehr kleinen Unterschieden in einer Schaltung beeinflussen lassen, die normalerweise Dutzende dieser Gatter enthält, werden wir nie etwas erreichen.

Hängt von der Umgebung ab.
Vielleicht sind sie in Ihrer obigen Schaltung und in einem FPGA gleich, aber in einer ASIC-Bibliothek finden Sie Unterschiede zwischen den verschiedenen Eingängen.

Da sich die M1- und M2-Geräte in einer anderen Konfiguration befinden, gibt es einen Unterschied zwischen den A- und B-Eingängen.

Möglicherweise müssen Sie jedoch sehr genau hinsehen, um die Zeit- oder Schwelleneffekte dieses Unterschieds zu erkennen.

Wenn Sie ein Logikgatter in ein System integrieren, arbeiten Sie an den maximalen Spezifikationen, erwarten aber, dass es sich eher dem typischen Verhalten annähert. Es gibt oft eine Abweichung von 2:1 oder sogar 3:1 zwischen maximalen und typischen Spezifikationen. Es ist wahrscheinlich, dass jeder Leistungsunterschied zwischen den Eingängen A und B viel viel kleiner ist als der Unterschied zwischen dem maximalen und dem typischen Timing.

Wenn Sie sich für eine präzise Impulsverarbeitung interessieren, wie zum Beispiel beim Bau der FlipFlops eines Phasen-Frequenz-Detektors mit niedrigem Jitter, sollten Sie alle verschiedenen Möglichkeiten verstehen, wie Ladungen innerhalb der Schaltung kämpfen und stecken bleiben, um den nächsten Impuls zu stören, um ihn zu verursachen Inter-Pulse-Delay-Variationen und damit deterministischer Jitter.

Ich habe einmal einen Chip mit absichtlich asymmetrischen NAND-Gattern für einen Ripple-Carry-Addierer hergestellt, bei dem die Geschwindigkeit von einem Eingang optimiert werden musste und der andere nicht so sehr.

Also nein, nicht unbedingt symmetrisch. Aber normalerweise fast so.