Ich kämpfe mit dem Aufblähen und zufälligen Bruchstücken von WebPack, wenn ich unter Linux laufe. Ich denke also, dass es möglicherweise einfacher ist, einen anderen Compiler/Simulator zu verwenden.
Kann man etwas anderes verwenden? Beachten Sie, dass ich lediglich eine .bitDatei abrufen muss. Ich habe den Butterfly One , der eine externe Programmieranwendung hat. (wofür nur eine .bit-Datei erforderlich ist)
Nein. Nur die Tools des Anbieters erzeugen .bit. Aber Sie können viele für die Simulation verwenden. Möglicherweise benötigen Sie dafür nur eine Xilinx-Bibliothek.
Tut mir leid, dass ich hier widersprüchlich sein muss, aber ich muss ja sagen - Sie können andere Tools verwenden oder zumindest die aufgeblähten Teile umgehen. Simulation und Logiksynthese sind tatsächlich getrennte Ziele. Bei der Bitstream-Generierung sind Sie jedoch viel eingeschränkter. Es gab einige Tools wie Jbits, aber zum größten Teil sind Sie auf vom Hersteller unterstützte Tools beschränkt. Xilinx-Tools dafür sind XST (Xilinx Synthesis Technology), par (place and route) und dann bitgen (to make the bit file). Sie werden von ISE als Backend verwendet, also erhalten Sie sie in WebPack.
Für eine praktikable Toolchain ist es oft viel schneller, Ihre Designs in Emacs einzugeben, sie mit Verilator, Icarus Verilog oder GHDL zu simulieren, Simulationsergebnisse mit gtkwave zu untersuchen und schließlich mit XST zu Logik zu synthetisieren usw. XST kann ohne Verwendung von ISE ausgeführt werden , aber es ist ein etwas komplizierteres Verfahren, für das Sie make verwenden möchten. Überprüfen Sie die ISE-Benutzerhandbücher ; Kapitel des XST-Handbuchs Command Line Mode und die Kapitel Command Line Tools zu PAR und BitGen. Wenn Sie eine Post-Synthese-Simulation wünschen, ist dies ebenfalls technologie- (und damit herstellerspezifisch).
In der Regel können Sie Ihre gesamte Logik ohne herstellerspezifische Instanziierungen schreiben (die ISE-Snippets zeigen Beispiele, die die Verwendung korrekt ableiten), aber die DCMs können nicht so beschrieben werden. Sie müssen daher Ihre Simulationsbänke ohne sie erstellen, was nicht schwierig sein sollte, da Sie dort einfach die erforderlichen Uhren hinzufügen können.
Es gibt eine Alternative zur Installation und Ausführung der Xilinx-Tools selbst. Plunify.com bietet diese Tools „in der Cloud“ an. Es könnte einfacher sein, die Tools über die Plunify-Oberfläche zu bedienen.
Hier ist ein Beispiel für einen IP STACK, geschrieben in VHDL. Ist simuliert, RTL und Netzliste post NGD: http://bknpk.ddns.net/my_web/IP_STACK/start_1.html
Earlz
Philipp