Kann mir jemand sagen, was dieses Datenblatt mir sagen will?

N Datenbits werden beginnend mit der ansteigenden Taktflanke von BCK gesendet, die 1 Taktzyklus nach der Änderung des LRCK-Pegels auftritt (= gelber Kreis). dh es wird ein 1 x BCK-Zyklus benötigt, um mit dem vorherigen Datenblock fertig zu werden, bevor eine neue Taktung beginnt.
N Datenbits werden zuerst MSB gesendet.
Nachdem N Bits gesendet wurden, werden die Daten in dem IC verriegelt, indem der LRCK-Zustand bei einer abfallenden BCK-Flanke geändert wird. Die Verzögerung zwischen dem Eintakten des letzten Datenbits durch BCK und dem Latchen des Datenworts durch LRCK-Wechsel ist in diesem Diagramm nicht angegeben, außer dass es mindestens eine BCK-Halbwelle (= blauer Kreis) ist.

Ein Blick auf Abb. 1 zeigt mehr Details der Zeitabläufe.
Daten und LRCk können sich zusammen ändern und BCLK tritt auf Tsu1 (= Setup-Zeit) nachdem sich Daten und LRCK geändert haben = 10 ns min.
Daten müssen nach BCLK für eine Zeit = Th1 ( = Zeit halten 1 ) = mindestens 10 ns gehalten werden.

Das scheint ein Wortauswahlbit zu sein. In$I^2S$, ist es möglich, Geräte zu mischen, die unterschiedliche Bitlängen verwenden, sodass es möglich ist, Daten von einem 32-Bit-Gerät an ein 24-Bit-Gerät zu senden. Das 24-Bit-Gerät nimmt nur seine ersten 24 Bit und wartet dann auf das Signal, dass das 32-Bit-Gerät das Senden beendet hat. Das Wortauswahlbit teilt dem Empfänger auch mit, dass der Kanal umgeschaltet ist. Wie Sie sehen können, gibt es einen nach dem linken Kanal und dann nach dem rechten Kanal und dann wieder nach dem linken Kanal und so weiter.

Ich denke also, dass dies in einem asynchronen Szenario wahrscheinlich als Stoppbit bezeichnet wird.