Laufzeitverzögerung in asynchroner Schaltung

Betrachten Sie die unten gezeigte Schaltung, in der die Verzögerung jedes Flipflops 10 ns und die Verzögerung jedes UND-Gatters jeweils 5 ns beträgt. Wie groß ist die gesamte Laufzeitverzögerung?

Geben Sie hier die Bildbeschreibung ein

Mein Versuch:-

1) Betrachten Sie diesen Anfangszustand, dh Q0Q1Q2 = 000 . Nach 10 ns (5 + 5) erhalten wir also Eingänge für alle Flip-Flops.

2) Wenn wir nun den Takt auf das 1. Flipflop (T0) anwenden, erzeugt es nach 10 ns eine Ausgabe, die als Eingabe für T1 dient.

3) Nach 10 ns erzeugt T1 eine Ausgabe in 20 ns und aktiviert T2. Aber nach 15 ns erreicht der Ausgang des 1. UND-Gatters gleichzeitig das T1-Flipflop und das 2. UND-Gatter, und das 2. UND-Gatter erzeugt einen Ausgang in 20 ns (15 + 5).

4) Jetzt benötigt T2 weitere 10 ns, um den Ausgang Q2 bei 30 ns (20 + 10) zu erzeugen.

Die gesamte Ausbreitungsverzögerung sollte also meiner Meinung nach 30 ns betragen.

Aber die Antwort ist 30+5+5 = 40ns.

Kann mir bitte jemand sagen, wo ich falsch liege?

Kann jemand bitte helfen?

Antworten (1)

In Ihrem ersten Schritt selbst sind Sie davon ausgegangen, dass die Flipflop-Eingänge bei 10 ns stabil sind. Aber es ist nicht der Fall.

Angenommen, der Eingang zum 1. Flipflop ändert sich bei t = 0. Aufgrund dieses Eingangs wird ein Eingang des 1. UND-Gatters bei 0 ns beeinflusst, und der andere Eingang wird aufgrund der durch T0 verursachten Verzögerung erst nach 10 ns beeinflusst. Der Ausgang des UND-Gatters kann sich also sowohl bei 5 ns als auch bei 15 ns ändern. Und Sie müssen die Zeit berücksichtigen, die für den letzten Übergang benötigt wird.

Daher erhält T1 nur bei 15 ns einen stabilen Eingang. Es wird also nur bei 25 ns eine stabile Ausgabe erzeugt.

In ähnlicher Weise wird der nächste Ausgang des UND-Gatters nur um 30 ns stabil sein. Daher die endgültige Ausgabe um 40 ns. Die Ausbreitungsverzögerung beträgt also 40 ns.

Die Ausbreitungsverzögerung ist die maximale Zeit, die eine Schaltung oder ein System benötigt, um nach dem Anlegen einer Eingabe eine stabile korrekte Ausgabe zu liefern.

Hier sind die verfügbaren Pfade vom Eingang zum Ausgang und die entsprechenden Verzögerungen:

  1. Eingang-A1-A2-T2-Ausgang: 20 ns
  2. Eingang-A1-T1-T2-Ausgang: 25 ns
  3. Eingang-A1-T1-A2-T2-Ausgang: 30 ns
  4. Eingang-T0-T1-T2-Ausgang: 30 ns
  5. Eingang-T0-A1-A2-T2-Ausgang: 30 ns
  6. Eingang-T0-T1-A2-T2-Ausgang: 35 ns
  7. Eingang-T0-A1-T1-T2-Ausgang: 35 ns
  8. Eingang-T0-A1-T1-A2-T2-Ausgang: 40 ns

Der Ausgang kann sich also bei 20 ns, 25 ns, 30 ns, 35 ns und bei 40 ns ändern, da der Eingang bei 0 ns angelegt wird. Daher kommt die gültige stabile Ausgabe erst nach 40 ns. Daher beträgt die Laufzeitverzögerung hier 40 ns.

Ich bin davon ausgegangen, dass alle Eingänge zu Flip-Flops zu Beginn bei 10 ns stabil sind, da wir zu Beginn die Eingänge Q0, Q1 und Q2 (die Anfangszustände sind) verfügbar haben. Da die Eingänge also zu Beginn verfügbar sind, sind es nur 10 ns (5 + 5), damit sich die Eingänge zu den jeweiligen Flip-Flops ausbreiten. Ist meine Überlegung richtig? Außerdem liefern UND-Gatter Eingaben an die Flip-Flops für den nächsten Taktzyklus (ich meine, die Eingaben für die Flip-Flops vorbereiten, damit sie im nächsten Taktzyklus ordnungsgemäß funktionieren können).
@RajeshR meine Antwort ist nur gültig, wenn die Flipflops pegelgesteuert sind. Wenn die Flipflops flankengetriggert sind, kann die Antwort 30 ns sein. Aber vorher müssen Sie erwähnen, was am Takteingang des 1. Flipflops angeschlossen ist.
Wie wird die Antwort variieren, wenn die Flanke ausgelöst wird?
@RajeshR Wenn die Flanke ausgelöst wird, reagiert das Flip-Flop nur auf die Taktflanke. Was auch immer die Eingabe ist, wenn die Taktflanke ankommt, diese wird abgetastet und die entsprechende Ausgabe wird erzeugt. Bei 20 ns kommt die Taktflanke also bei T2 an und die Ausgabe erfolgt bei 30 ns
@RajeshR Ich habe angenommen, dass T0 auch einen Takteingang hat und bei 0 ns ankommt.
@nidhin Wenn wir einen Taktzyklus von 30 ns haben, würde dies eine falsche Ausgabe erzeugen, oder? Für ein korrektes Arbeiten sind 40 ns erforderlich, unabhängig davon, ob es flanken- oder pegelgesteuert ist, oder? Selbst bei Pegeltriggerung ist Flip-Flop taktempfindlich (in Bezug auf den Pegel)? Ich bin verwirrt.
@Zephyr Wenn es pegelgesteuert ist, erhalten Sie erst bei 40 ns die stabilisierte Ausgabe. Die Ausgabe bei 30 ns kann falsch sein. Aber wenn die Flanke getriggert wird, erreicht die Ausgabe bei 30 ns einen bestimmten Wert, sie ändert sich erst 30 ns nach Eintreffen der nächsten Taktflanke. Nach 40 ns bleibt also auch die Ausgabe, die bei 30 ns kam, dort. Die Antwort bei 30 ns mit flankengetriggertem Signal kann sich von der Antwort bei 40 ns mit pegelgetriggertem Flipflop unterscheiden, ist aber stabil.
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