LVPECL-Ausgänge parallel schalten?

Ich habe hier eine ziemlich ungewöhnliche Anwendung, bei der ich ein schnelles Differenzsignal treiben muss, das sich in 8+ 100-Ohm-Übertragungsleitungen ausbreitet. Das Ungewöhnliche daran ist: Die Übertragungsleitungen müssen perfekt synchronisiert sein. Das exakt gleiche Signal muss auf allen Leitungen angesteuert werden. Dies schließt die üblichen PECL-Fanouts aus, da die Ausgänge etwas verzerrt sind.

Mein Plan ist es, einen PECL-Fanout-Puffer zu nehmen und die Ausgänge parallel zu schalten (dh alle +Q-Ausgänge kurzzuschließen, alle -Q-Ausgänge kurzzuschließen) und dann alle Übertragungsleitungen von einem einzigen physischen Punkt aus anzusteuern. Das würde den starken Antrieb mit einer einzigen Wellenform ergeben.

Ich habe das routinemäßig mit CMOS-Treibern gemacht, aber das ist das erste Mal, dass ich es mit PECL mache. Gibt es Probleme mit diesem Ansatz? Muss ich zum Beispiel einen Widerstand in Reihe mit den PECL-Emittern schalten?

Ich verwende diesen Chip: CDCLVP1216

Hier ist eine Idee, was ich tun möchte:

schematisch

Simulieren Sie diese Schaltung – Mit CircuitLab erstellter Schaltplan

„Perfekt synchronisiert“ gibt es nicht. Sie müssen herausfinden, wie viel Schräglage Sie tatsächlich tolerieren können. Ob es 1 ns oder 100 ps oder 1 ps ist, finden Sie die tatsächliche Zahl heraus. Dann können Sie anfangen herauszufinden, wie Sie es erreichen können.
Der Skew muss <1ps sein.
Ich denke, Sie werden Schwierigkeiten haben. Es wird Variationen der Übertragungsleitungsgeometrie geben, die mehr als 1 ps Versatz verursachen, wenn Ihre Signale dort ankommen, wo sie hingehen. Und mit 200 ps Anstiegszeit wird es sogar eine Herausforderung sein, zu überprüfen, ob Sie die Spezifikation erfüllt haben oder nicht.
Ich habe bereits eine ähnliche Schaltung mit CMOS-Treibern implementiert und die Skew-Spezifikation erreicht. Ich habe ein 20-GHz-Oszilloskop, daher konnte ich die Messungen mit einigem Aufwand durchführen (es handelt sich um eine Differenzmessung, daher ist rauschendes Auslösen kein allzu großes Problem). Das verbleibende Problem war der Jitter, der größtenteils auf die langsame Anstiegszeit zurückzuführen ist, wie Sie sagen. Das motiviert mein Interesse, zu PECL zu wechseln.<br> Oh, ich sehe, Sie haben es bearbeitet. Mit meiner Ausrüstung ist es sehr einfach, 1 ps Skew mit 200 ps Anstiegszeit zu messen. Ich musste die gleiche Messung bereits mit einer Anstiegszeit von ~ 600 ps durchführen.

Antworten (1)

Ein Problem besteht darin, dass der PECL-Ausgang ein BJT mit offenem Emitter ist und durch den Pulldown-Widerstand am Ausgang vorgespannt wird. Traditionell sind dies 50 Ohm an Vcc-2 V. Oder wenn es nicht bequem ist, eine sinkende Versorgung bei Vcc-2 herzustellen, dann etwa 180 Ohm gegen Masse mit einem anderen Mittel, um einen 50-Ohm-AC-Abschluss zu erhalten.

Um sicherzustellen, dass alle Ihre Ausgänge gleich voreingenommen sind, müssten Sie so etwas tun

schematisch

Simulieren Sie diese Schaltung – Mit CircuitLab erstellter Schaltplan

Ob mit all den vorhandenen externen Komponenten noch alles synchronisiert bleibt, steht noch in den Sternen.

Ah... Leider muss ich das Problem weiter eingrenzen. Es muss DC-gekoppelt sein. Ich habe im OP einen Schaltplan hinzugefügt, um das gewünschte Setup zu zeigen.
@ColinMarcus, kannst du näher erklären, warum? und was ist das für ein Signal? Es könnte helfen, Lösungen zu finden. Könnten Sie beispielsweise CML anstelle von PECL-Signalisierung verwenden?
Ich könnte vielleicht CML verwenden, aber mein Eindruck war, dass es schwieriger ist, eine Schnittstelle mit einem Empfänger herzustellen (und mir ist nicht klar, welche Vorteile es haben könnte). Das Signal ist ein Trigger, der eine zufällige Periode hat, aber nicht schneller als 10 MHz ist. Das Gerät ist im Grunde ein Fanout-Puffer ohne Drift zwischen den Ausgängen (und idealerweise auch ohne Skew). Dies erzwingt auch das Erfordernis einer DC-Kopplung, da eine AC-Kopplung ermöglichen würde, dass die Rate den durchschnittlichen DC-Pegel des Signals beeinflusst.
Ich bin eigentlich ziemlich zuversichtlich, dass meine Gesamtarchitektur funktionieren wird. Ich denke, an dieser Stelle frage ich mich hauptsächlich, ob ich die ECL-Emitter sicher parallelisieren kann oder nicht. Müssen hier Ballastwiderstände verwendet werden? Ich fange an zu glauben, dass die Antwort ja ist.
Ist das eine einmalige Sache, wie ein Teilchenphysik-Experiment oder so? Denn dann ist vielleicht das Risiko der parallelen PECL-Gatter akzeptabel (oder zumindest einen Versuch wert). Aber wenn Sie sich für CML entscheiden, können Sie die Ausgänge mit DC-Kopplung parallel schalten, da es sich um ein Stromlenkungsdesign handelt. Oder warum nicht Logikgatter überspringen und einfach einen HF-Transistor mittlerer Leistung als Puffer verwenden?
Aber das ist wirklich keine Diskussionsseite. Ich habe keine solide Antwort für Sie (abgesehen von "probieren Sie es aus"). Um einfach Ideen zu verbreiten, besuchen Sie den Chat .
1 Millivolt Masserauschen und 1 Nanosekunde Anstiegsgeschwindigkeit verursachen 1 pF Jitter. Können Sie sicherstellen, dass der deterministische Müll zwischen GNDA und GNDB < 1 Millivolt beträgt?
@analogsysyemsrf Es ist noch schlimmer: Der PECL-Treiber ist Vcc-referenziert, nicht geerdet.
Andererseits kann er das Signal tatsächlich differentiell verwenden.
Ich verwende es differentiell und der GND-Bounce ist synchron, sodass der Jitter nicht beeinflusst wird.
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