Mindestanzahl komplementärer CMOS zur Implementierung F=ABC+(A+B+C)¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯F=ABC+(A+ B+C)¯F=ABC+\overline{(A+B+C)}?

Zur Implementierung der Funktion ist eine minimale Anzahl komplementärer CMOS-Transistorpaare erforderlich. F = A B C + ( A + B + C ) ¯ Sind?

( A ) 6

( B ) 7

( C ) 8

( D ) 9

Ich habe es so versucht, aber ich bekomme 7 CMOS-Paare, aber die Antworttaste sagt, dass es 9 CMOS-Paare sind. Was ist der Fehler, den ich mache?Geben Sie hier die Bildbeschreibung ein

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Sie haben es falsch gemacht, indem Sie den Ausgang der ersten Stufe mit dem Ausgang der zweiten Stufe verbunden haben. Der richtige Weg wäre:Geben Sie hier die Bildbeschreibung ein

GESAMT = 4 + 3 + 2 = 9 CMOS-Paare

Sir, ich habe immer noch einen Zweifel, bitte klären Sie, was die Ausgabe sein wird, wenn ich es in meiner Antwort so kaskadiere? Ich bin nur verwirrt, warum das eigentlich falsch ist.
Unvorhersehbar/undefiniert, wenn beide Ausgänge gleichzeitig unterschiedliche Logikpegel ansteuern. Wir machen das nicht im Kreis.
Sie können dies NUR für Open-Collector- / Drain-Gates tun, bei denen jeweils nur eines der Gates den Ausgang ansteuert und andere Gates in den hochohmigen Zustand wechseln. Lesen Sie diesen Wikipedia-Artikel – „Verdrahtete Logikverbindung“
Es ist nicht nur ein Logikproblem. Für alles andere als ABC+(A+B+C)' würden ein oder zwei der NMOS-Transistoren in der ersten Stufe und ein oder zwei der PMOS-Transistoren in der zweiten Stufe eingeschaltet werden. Knapp. Bis etwas schief geht.

Das Problem liegt nicht in der zweiten Stufe, sondern in der 1. Stufe. A + B + C sollten in nmos nicht in Reihe geschaltet werden, um die erforderliche Antwort zu erhalten, dies ist ein Fehler. Aber das Not von ABC sollte in Reihe geschaltet werden. Sie benötigen also 3 Not-Gatter, um ABC Not vorzubereiten. Dann ist also die 2. Stufe nicht einmal erforderlich. Danke schön.

Mindestanzahl komplementärer CMOS zur Implementierung F=ABC+(A+B+C)¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯F=ABC+(A+ B+C)¯F=ABC+\overline{(A+B+C)}?
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