Quartus 2 VHDL Clock Frequency Divider: Kann die Definition des Operators "+" nicht bestimmen

Sie versuchen, Additionen an std_logicund durchzuführen std_logic_vector- das macht in VHDL keinen Sinn, da diese Typen keine numerischen Werte enthalten.

Wenn Sie zusätzlich arbeiten möchten, müssen Sie beides verwenden

• ein Typ, der eine gut definierte Überlaufsemantik hat, sodass klar ist, was passieren soll, wenn sich zwei '1'Werte in einer Addition treffen, oder
• ein Typ, der ein reiner numerischer Wert ist und an den keine Repräsentation angehängt ist.

Für einen Zähler, der nur mit einem festen Wert verglichen, aber nie gelesen wird, würde ich mich für Letzteres entscheiden, den Typ ändern und naturalihm eine rangeEinschränkung geben und es dem Compiler überlassen, eine interne Darstellung auszuwählen.

Der Zusatz für den Typ std_logic_vector wird im IEEE-Paket numeric_std_unsigned sowie im Synopsys-Paket std_logic_unsigned unterstützt.

Was nicht unterstützt wird, ist die Addition für den Typ std_logic, wobei die Addition "and" entsprechen würde. Ersetzen Sie count4 <= count4 + '1';durch count4 <= not count4;oder verwenden Sie einfach clkdividedby2_temp.

Sie könnten die temporären Flipflops auch als Teil derselben std_logic_vectors anzeigen, indem Sie count4 auf Länge 2 und count8 auf Länge 3 setzen und die MSBs clkdividedby4 und clkdividedby8 zuweisen sowie clkdividedby2_temp count2 umbenennen.

Sie könnten auch einen einzelnen 3-Bit-Zähler verwenden:

library ieee;
use ieee.std_logic_1164.all;
-- use ieee.numeric_std.all;
use ieee.std_logic_unsigned.all;
-- OR use ieee.numeric_std_unsigned.all;

entity freq_divider is
     port (        
        clk:            in  std_logic;
        clkdividedby2, 
        clkdividedby4, 
        clkdividedby8:  out std_logic
    );
end entity freq_divider;

architecture foo of freq_divider is
    signal count : std_logic_vector (2 downto 0) := (others => '0');
begin
    process (clk) 
    begin
        if rising_edge(clk) then
            count <= count + 1;
        end if;
    end process;

    clkdividedby2 <= count(0);
    clkdividedby4 <= count(1);
    clkdividedby8 <= count(2);

end architecture;

und mit einer kleinen testbench:

library ieee;
use ieee.std_logic_1164.all;

entity freq_divider_tb is
end entity;

architecture foo of freq_divider_tb is
    signal clk:             std_logic := '0';
    signal clkdividedby2:   std_logic;
    signal clkdividedby4:   std_logic;
    signal clkdividedby8:    std_logic;
begin
DUT:
    entity work.freq_divider
        port map (
            clk => clk,
            clkdividedby2 => clkdividedby2,
            clkdividedby4 => clkdividedby4,
            clkdividedby8 => clkdividedby8
        );
CLOCK:
    process
    begin
        wait for 5 ns;
        clk <= not clk;
        if now > 160 ns then
            wait;
        end if;
    end process;
end architecture;

Sie würden bekommen:

während Sie einige Flip-Flops sparen, indem Sie Hardware modellieren.