Richtlinie für DDR4-Differentialpaar-Routing

Ich habe eine Frage zum DDR4-Trace-Routing auf dem Server-Mainboard.

Werden Takt- und DQS-Signale beide als Differenzsignale betrachtet?

Ich habe das Intel PDG überprüft; es zeigt, dass zwei Spezifikationen für die Impedanzkontrolle bei diesen Signalen.

In einer Tabelle gibt es die Single-Ended-Impedanzspezifikation an. In einer anderen Tabelle definiert es den Spurabstand zwischen P/N-Spur. Weiß jemand, warum die Spezifikation die Single-Ended-Impedanz für das Differenzpaar definiert? Warum nicht einfach die differentielle Impedanz definieren?

Ich habe auch eine Spezifikation für Uhr und DQS in einer anderen Layoutrichtlinie gesehen. Es besagt, dass die Spur dieser Signale als "Pseudo-Differentialpaar" geroutet werden sollte, was bedeutet, dass wir zuerst eine Spur als Single-Ended betrachten sollten (hier definiert die Spezifikation 50 Ohm) und dann versuchen sollten, den Abstand wie in einzuhalten die spez.

Nochmals, warum sollten wir die Single-Ended-Impedanz für ein differenzielles Paar definieren?

Wahrscheinlich etwas mit Terminierung <handwinkend/> zu tun

Antworten (1)

DDR4 verwendet POD (Pseudo Open Drain, siehe Bild unten) Signalisierung mit:

  • starker LOW-Pegel (0) = hoher Stromverbrauch,
  • schwächerer HIGH-Pegel (1) = geringer Stromverbrauch (nahe Null).

DDR4 – Pseudo-Open-Drain

(Beispiel aus TN-40-40 von Micron, Abbildung 11)

Um Energie zu sparen, werden die gepaarten Signale DQS_t und DQS_c beide während Busleerlauf und Befehlsausgabe auf HIGH gehalten. Daher wirken die gepaarten Signale während solcher Zeiten als unsymmetrische Leitungen.

Um Daten zu übertragen, werden die gepaarten Signale DQS_t und DQS_c während einer READ/WRITE-Präambel entgegengesetzt vorgesteuert, dann während Datenübertragungszyklen entgegengesetzt geändert und dann während einer READ/WRITE-Postambel wieder entgegengesetzt nachgesteuert und dann beide auf HI (siehe Bild unter). Daher wirken die gepaarten Signale während solcher Zeiten als Differenzleitung.

Präambel und Postambel

(Beispiel aus JEDEC-Standard Nr. 79-4, Abschnitt 4.21.2)

Basierend darauf sollten gepaarte DDR4-Signale so komplex geroutet werden: Jedes Signal eines Paares sollte als unsymmetrische Übertragungsleitung mit kontrollierter Impedanz geroutet werden, sowie das gesamte Paar sollte als differenzielle Übertragungsleitung mit kontrollierter Impedanz geroutet werden .

PS Streng genommen führt der JEDEC-Standard für DDR4 DQS nicht eindeutig als "differenzielle Paare" ein, sondern sagt kurz Folgendes aus (dass "vollständig" später darin beschrieben wird):

Die Daten-Strobe DQS_t, DQSL_t und DQSU_t sind mit Differenzsignalen DQS_c, DQSL_c bzw. DQSU_c gepaart, um dem System während Lese- und Schreibvorgängen eine Differenzpaarsignalisierung bereitzustellen . DDR4 SDRAM unterstützt nur differenzielles Daten-Strobe und nicht Single-Ended.

(Text aus JEDEC-Standard Nr. 79-4, Abschnitt 2.6)

Vergleichen Sie das mit der Einführung der CK-Signale im selben Dokument:

CK_t und CK_c sind differenzielle Takteingänge. Alle Adress- und Steuereingangssignale werden beim Kreuzen der positiven Flanke von CK_t und der negativen Flanke von CK_c abgetastet.

(Text aus JEDEC-Standard Nr. 79-4, Abschnitt 2.6)

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