Routing eines ASIC-Chips - Zeitaufwand?

Wie viel Zeit benötigt ein EDA-Tool in einem typischen ASIC-Designzyklus, um das Routing abzuschließen? Angenommen, ein ziemlich komplexer Chip (wie die Ivy Bridge). Ich habe gehört, dass der gesamte Chip-Designzyklus normalerweise etwa ein Jahr dauert. Was ich wissen möchte, ist die Zeit, die für das Routing (oder Platzierung und Routing) benötigt wird. Mir wurde gesagt, dass es in der Größenordnung von mehreren Wochen liegt, also wollte ich mich mit jemandem vergewissern, der über Branchenkenntnisse verfügt. :)

Antworten (3)

Routing oder PNR dauern am längsten, da sie mit dem Timing übereinstimmen müssen. Es wird normalerweise als letztes fertig, da sie der Empfänger aller Chipblöcke sind (normalerweise aus verschiedenen Abteilungen). Sobald alle Blöcke eingegangen sind, stellen sie sicher, dass die Blöcke optimal platziert werden, damit das Timing eingehalten wird.

Das Team generiert auch riesige Datenmengen (~700 GB in meinem Fall pro Szenario). Sobald das beste Timing erreicht ist, werden andere Szenarien entfernt und das beste beibehalten.

Möglicherweise muss das Team auch eine IR-Drop-Analyse durchführen, damit jeder Teil des Chips genügend Strom erhält.

Danke für die Antwort! Können Sie mir auch ungefähr sagen, wie viel Zeit das Routing in einem typischen Entwicklungszyklus in Anspruch nimmt? Ich verstehe, dass es keine beste Antwort gibt, da dies von mehreren anderen Faktoren abhängt, aber was könnte die ungefähre Zeit für einen komplexen Chip wie einen Ivy Bridge-Prozessor sein?
@tecfreak Die benötigte Zeit hängt von der Art des Chips, den Timing-Anforderungen usw. ab. In unserem Fall dauerte es ungefähr zwei Monate, bis das Timing abgeschlossen war.
@Chetan: Es ist meine Wahrnehmung (als begeisterter DeepChip-Leser mit nur FPGA-Erfahrung), dass ein tatsächlicher Durchlauf durch P & R eher Stunden (vielleicht 24) als Monate dauert: Es ist die iterative Natur der Behebung von Fehlern (Timing, IR, Übersprechen usw.). erstreckt sich über Monate - ist das richtig?
@BrianDrummond, unser Chip beinhaltete HS SerDes und eingebetteten Speicher. Ich bin mir nicht sicher, warum sie viel Zeit in Anspruch genommen haben.
@BrianDrummond Das stimmt mit meiner Erfahrung überein

Ein topaktueller Chip wie Ivy Bridge wird wohl nicht auf einmal geroutet. Es ist höchstwahrscheinlich in Chunks zerlegt und somit in Stücke gebaut, um die Laufzeit in überschaubaren Grenzen zu halten. Das Routing des vollen Chips würde zweifellos Wochen oder Monate dauern, je nach Schwierigkeitsgrad der Randbedingungen.

Wie lange dauert es, bis ein Chunk geroutet ist? Nun, der Chip wird so aufgeteilt, dass die Laufzeit "akzeptabel" ist. Was "akzeptabel" ist, wird eine Funktion davon sein, wie viele Iterationen erforderlich sind, um das Timing zu schließen.

Die großen ASIC-Chips werden normalerweise in Stücke zerlegt und separat implementiert. Danach integrieren wir die Blöcke. Es macht also keinen Sinn, über die volle Chiproutenzeit nachzudenken. In meiner Firma dauert das Blocken (große Blöcke) etwa 24 bis 30 Stunden. Wir erreichen Timing Closure durch verschiedene Iterationen. Deshalb nimmt der gesamte Designprozess viel Zeit in Anspruch

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