Serieller NOR-Flash - vage

Was sind die strukturellen Unterschiede zwischen Serial NOR Flash und Parallel NOR Flash ? Wenn es einen strukturellen Unterschied gibt , was sind dann die Unterschiede zwischen Serial NOR Flash und Serial NAND Flash ? Ich kann anscheinend die Ressource für diese spezielle Frage nicht von Google erhalten

Zurück zur Originalversion mit der Erwähnung von Suchversuchen, da der Benutzer Anerkennung dafür verdient, dass er sich bemüht hat, diese Frage selbst zu recherchieren, bevor er sie stellt. Hoffentlich gibt es jetzt weniger Downvotes.

Antworten (3)

Serial Flash verwendet einen seriellen Bus, um die Daten vom Gerät zu schreiben und zu lesen. Beliebte serielle Busse sind I2C und SPI. Die serielle Signalisierung umfasst Adress-, Daten- und Steuersignale auf 2-3 Drähten.

Paralleler Flash verwendet parallele 8-Bit-E/A oder Bus, um die Daten vom Gerät zu schreiben und zu lesen. Benötigte parallele Signale sind Datenbus (normalerweise 8 Bit), Adressbus (abhängig von der Gerätedichte) und Steuerbus (en, oe).

Ich hätte weitere Details hinzufügen können, aber die Frage ist zu allgemein, daher eine allgemeine Antwort.

Danke, ich bin neu in dieser Technologie und dachte, die Unterschiede lägen in der Zellstruktur. Deshalb beinhaltete meine Frage NAND-Flash, was verwirrend sein sollte.
Die Zellstruktur kann von Speicherentwicklern erklärt werden. Ich habe in einer Speicherfirma gearbeitet und normalerweise diskutieren die Entwickler von Speicherschaltkreisen nicht über Interna in Newsgroups. Solche Fragen können auch von Si-Technologen (normalerweise Doktoranden) beantwortet werden.
Jetzt weiß ich, dass die "interne Struktur" oder so, wie ich es nannte, überhaupt nicht das Problem ist. Ihre Antwort war genau das, wonach ich gesucht habe. Wie gesagt, ich bin neu in dieser Technologie und ich nicht einmal daran gedacht, den E/A-Zugriffstyp zu berücksichtigen.

Wikipedia: Flash-Speicher hat eine ziemlich gute Erklärung für den strukturellen Unterschied zwischen NOR-Flash und NAND-Flash.

NOR-Blitz:

NMOS-NOR-Gatter NOR-Blitz

NMOS-NAND-Gatter Nand Flash

-- Nand Flash

Beide Arten von Flash-Speichern verwenden Floating-Gate-Transistoren. Um ein Wort auszulesen, treibt anderes Material auf dem Flash-Chip die ausgewählte Wortleitung auf eine "kleine" positive Spannung. Wenn das schwebende Gate mit Elektronen geladen wird, schirmt es den Transistor ausreichend von der Wortleitung ab, so dass der Transistor AUS bleibt. Der Widerstand zieht also die Bitleitung auf HI und die CPU sieht ein Eins (1) Bit. Wenn das schwebende Gate gelöscht wird, reicht selbst diese "kleine" positive Spannung auf der Wortleitung aus, um den Transistor einzuschalten und die Bitleitung auf LO zu ziehen, wodurch der Widerstand überlastet wird, und die CPU sieht ein Null-(0)-Bit.

NOR-Flash verbindet diese Transistoren in einem NMOS-NOR-Gatter. Um eine Störung der ausgewählten Wortleitung zu vermeiden, setzen andere Dinge auf dem Flash-Chip die nicht ausgewählten Wortleitungen auf GND (schalten ihre Transistoren aus).

NAND-Flash verbindet diese Transistoren in einem NMOS-NAND-Gatter. Um eine Störung der ausgewählten Wortleitung zu vermeiden, setzen andere Dinge auf dem Flash-Chip die anderen Wortleitungen auf eine "größere" positive Spannung (schalten ihre Transistoren ein).

Der Pull-Down-Pfad von der Bitleitung zu GND geht in einem NAND-Flash durch viele Transistoren. Der Pull-Down-Pfad geht durch nur einen Transistor im NOR-Flash. NOR-Flash kann also erheblich schneller sein als NAND-Flash (wenn es aus äquivalenten Transistoren besteht). (Aber sogar NAND kann schneller sein als eine sich drehende Festplatte).

Wie Sie am violetten Chipquerschnitt sehen können, benötigt der NOR-Flash viel mehr Kontaktdurchkontaktierungen von der Bitleitung bis zu den Transistoren. Da NAND-Flash diese Vias nicht benötigt, kann das physische Layout von NAND deutlich weniger Fläche pro Bit packen. Daher kann NAND-Flash erheblich weniger kosten als NOR-Flash (pro Bit und wenn es aus gleichwertigen Transistoren besteht). (Aber sogar NOR-Flash kostet weniger pro Bit als DRAM).

Sowohl parallele als auch serielle Off-Chip-Schnittstellen sind mit NAND- oder NOR-Flash möglich.

Execute-in-Place-Anwendungen (XIP) werden direkt aus Flash heraus ausgeführt. Alle Bits des Befehls müssen in jedem Befehlszyklus abgerufen werden, daher verwenden solche Anwendungen tendenziell paralleles NOR-Flash.

Solid-State-Disks (SSDs) verwenden in der Regel parallele NAND-Flash-Chips.

Flash-Konfigurationsspeicher sind in der Regel serielle Flash-Chips. Ich glaube, ich habe in dieser Anwendung sowohl seriellen NOR-Flash als auch seriellen NAND-Flash gesehen.

(Der Pull-up ist normalerweise kein wörtlicher Widerstand. Die Details schienen hier nicht relevant zu sein.)

Ich habe den Artikel gelesen, aber einige Aspekte verstehe ich nicht. Ich kann verstehen, dass die zufällige Lesezugriffszeit von NAND-Flash viel länger wäre als für NOR-Flash, aber ich verstehe nicht, warum sie auf den seriellen Zugriff beschränkt wäre. Der Flash-Chip wird eine 3D-Matrix sein (Zeilen für Spalten von Transistoren in jeder Zeichenfolge); Zu jedem Zeitpunkt kann man nur auf eine Zeile in einer Matrix und einen Transistor pro String zugreifen, aber gibt es einen anderen Grund als externe Pin-Count-Limits, warum man nicht in der Lage sein sollte, z. B. Transistor Nr. 5 in jedem String gleichzeitig zu lesen? jede Spalte der Zeile 28?
@supercat: Auch ich bin verwirrt. Meines Wissens nach verwenden die meisten SSDs parallele NAND-Flash-Chips. Daher gibt es parallele NAND-Flash-Chips. Daher ist NAND nicht "auf den seriellen Zugriff beschränkt". Wie könnte ich meinen Text (oder den Wikipedia-Artikel) korrigieren, um dieses häufige Missverständnis zu bekämpfen?
Ich weiß nicht. Ich vermute, das Hauptproblem besteht darin, dass die langen Direktzugriffszeiten, die einem NAND-Flash-Array innewohnen, Chipdesigner dazu veranlasst haben, ihre Schnittstellen für sequenziellen Zugriff zu optimieren. Selbst wenn es möglich wäre, einen Chip zu entwerfen, der eine wahlfreie Zugriffszeit auf dem Chip von 5 us und eine wahlfreie Zugriffszeit von 20 ns auf der Seite zulässt, würde dies keinen großen Vorteil gegenüber einer wahlfreien Zugriffszeit von 5 us und einem "Fetch next" von 20 ns bieten Byte" Zeit. Tatsächlich kann das sequentielle Szenario schneller sein, wenn Daten von einer Seite ausgetaktet werden können, während die nächste Seite aus dem Array in einige Latches gelesen wird.
Übrigens frage ich mich, wie die Beziehung zwischen Seiten, Löschblöcken und Transistorketten ist. Ich frage mich, ob eine "Seite" (einmal dargestellt) einen Transistor auf jedem einer ganzen Reihe von Saiten darstellt und ein "Löschblock" eine Reihe vollständiger Saiten darstellt?
@davidcary Ich verstehe die Struktur von NAND und NOR ("Parallelschaltung von Zellen ähnelt stark der Parallelschaltung von Transistoren in einem CMOS-NOR-Gatter, so leitet sich der Name als NOR-Flash ab. In NAND-Flash werden Zellen angeschlossen Reihe, die einem NAND-Gatter ähnelt, und daher der Name. Die Reihenschaltung verhindert, dass die Zellen einzeln programmiert werden. Diese Zellen müssen in Reihe gelesen werden.') Quelle: HIER Das ist y nach dem Lesen dieses i, obwohl es "strukturelle" Unterschiede geben sollte Serieller und paralleler NOR-Flash

Ich weiß nicht, was Sie mit strukturell meinen - wenn Sie die interne Struktur meinen, habe ich keine Ahnung.

Der Hauptunterschied zwischen seriellem und parallelem NOR-Flash besteht jedoch in der Art und Weise, wie auf den Speicher zugegriffen wird. Auf serielle NOR-Flashes wird über SPI zugegriffen, weshalb sie eine niedrige Pinanzahl haben, während auf parallele NOR-Flashes über den üblichen Daten-/Adressbus zugegriffen wird.

Sehen Sie sich Folgendes an:

Ja, ich meinte die Zellenstruktur (ich dachte, die Unterschiede sollten auf dieser Ebene liegen, da die niedrige Pin-Anzahl, über die ich gelesen hatte, bereits nicht erklärte, warum es "seriell" ist). Jetzt, wo ich erfuhr, dass es sich um SPI handelt, kann ich das verstehen Schnittstellenunterschiede. Trotzdem danke..
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