So dimensionieren Sie CMOS-Transistoren

Ich bin neu in der CMOS-Technologie und versuche, etwas über CMOS-Logikgatter zu lernen. Ich habe ein Problem mit der Dimensionierung von Transistoren. Soweit ich verstehen konnte, besteht die Hauptidee darin, gleiche Anstiegs- und Abfallzeiten zu erhalten. Aber wie kann man so etwas beispielsweise bei einem NOR-Gatter erreichen? Wenn beide nMOS-Transistoren eingeschaltet sind, wird der Kondensator schneller entladen, als wenn nur einer der nMOS-Transistoren eingeschaltet wäre. Habe ich etwas falsch verstanden?

Antworten (2)

Hier ist das NOR, auf das wahrscheinlich verwiesen wird:

Geben Sie hier die Bildbeschreibung ein

In dem Zustand, in dem beide C&D-Signale hoch sind, sind beide unteren NMOS-Transistoren eingeschaltet und entladen somit den "Out"-Knoten schneller als ein einzelner NMOS könnte (in dem Fall, wenn nur einer von C oder D hoch ist).

Im Grunde macht man sich darüber keine Gedanken, da es andere dominantere Effekte gibt. Und um den schnellsten Effekt vollständig zu erzielen, müssen sowohl C als auch D innerhalb der Anstiegszeit (ps für fortgeschrittene Prozesse) synchron ankommen.

Das größere Problem tritt im Fall der oberen PMOS-Transistoren auf, die ~ 2,2-mal langsamer als die NMOS sind und somit der begrenzende Faktor für die höchste Geschwindigkeit sind. Da sie in Reihe geschaltet sind, müssen die Breiten, um zu diesen Transistoren zu passen, 2X (Serie) 2,2X (Leitfähigkeit) = ~ 4,5X breiter für das gleiche Gm sein. Dies dominiert stark die verwendete Fläche sowie die Fan-in-Zahlen. Dieser Fan-Effekt wird auch ein dominanter Effekt sein.

Jegliche zugeordneten Zeitzahlen (Ausbreitungsverzögerungen) sind Zahlen, die eingehalten werden müssen oder garantiert sind. Wenn das Gerät unter bestimmten Bedingungen schneller schaltet, spielt das keine Rolle und ist nicht dafür ausgelegt.

Oder Sie können eine andere Struktur verwenden.

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Beachten Sie, dass moderne Prozesse vollständig erschöpfte Kanäle haben und die P / N-Laufwerke identisch sind. Das 2,2-fache galt oberhalb von Mikron-Größen, aber als wir versucht haben, das Verhalten zu skalieren, ist es weniger geworden, weil die Effekte höherer Ordnung im n+ dominieren. Sie sehen 1,8x auf 130 nm, und das PN-Verhältnis rutscht von dort aus einfach nach unten, bis Sie vollständig erschöpfte Kanäle erreichen. Bei meinem letzten 14-nm-SOI-Lauf waren die Pfets tatsächlich etwas stärker als die NFets. Natürlich hängt es nur davon ab, wie der Koch den Koch einstellt.
@bdegnan Der 2,2-fache Faktor ergibt sich aus Mobilitätsunterschieden und ist festgelegt. Gm-Unterschiede werden dies verfolgen, es sei denn, es ist darauf ausgelegt oder andere Effekte kommen zum Tragen. Ich stimme Ihnen nicht über die sich ändernden Gm-Verhältnisse zu, aber Sie kontrahieren selbst, 130 nm liegt NICHT über 1 um. Sie ignorieren die Tatsache, dass bei DSM-Prozessen ein Großteil dieser Fehlanpassung durch die Verwendung von seitlicher Belastung absichtlich wegkonstruiert wurde. Ich habe gerade bemerkt, dass ich ein Bild ohne Bulk-Verbindungen aufgenommen habe, also werde ich das ändern. Ich habe mich gefragt, wofür Sie über SOI sprechen ...
@SebiSebi Ich werde anmerken, dass du in Zukunft, wenn du Fragen stellst, wirklich klarer sein musst. In diesem Fall war ein Schaltplan obligatorisch. Die Tatsache, dass ich es gezeichnet habe, hat Sie wahrscheinlich davor bewahrt, geschlossen zu werden. Es gibt viele verschiedene Möglichkeiten, Logikgatter zu erstellen, sodass Sie nicht davon ausgehen können, dass die Leute wissen, von welcher Version Sie sprechen.
@placeholder Ihre Annahme basiert auf Dopingwerten für Mobilität ohne Begriffe höherer Ordnung. Den 130-nm-Punkt habe ich nur gemacht, weil er empirisch ist. Der Mobilitätsverlust durch Stoßionisation ist höher mit n aufgrund der mittleren Zeit bis zur Kollision. Sie werden auch feststellen, dass ich vollständig erschöpfte Kanäle ausdrücklich erwähnt habe. Die Faustregeln 0. Ordnung gelten nicht mehr; es ist nicht mehr 1990.

In einem solchen Fall muss man den schlimmsten Fall berücksichtigen, dh nur einen Transistor im Pull-Down-Netzwerk aktiv und natürlich muss man die Reihenschaltung von zwei PMOS-Transistoren im Pull-Up-Netzwerk berücksichtigen.

Das Design sollte den Wechselrichter als Referenz für den schlimmsten Fall verwenden, damit Sie gleiche Verzögerungen haben.

Natürlich ist das Gate für einige Übergänge schneller als der Inverter.

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