So finden Sie die Gate-Verzögerung

Für einen Einzelbit-Addierer ist die Ausbreitungsverzögerung im schlimmsten Fall die längste Zeit, die benötigt wird, um eine stabile Ausgabe zu erhalten, die in diesem Fall 16 ns beträgt.

^{Simulieren Sie diese Schaltung – Mit CircuitLab erstellter Schaltplan}

Bei einem N-Bit-Addierer sollten Sie jedoch den Pfad vom niederwertigsten Bit (LSB) des Eingangs zum höchstwertigen Bit (MSB) eines stabilen Ausgangs berücksichtigen -

$$A_0 \rightarrow C_{out,0} \rightarrow C_{out,1} \rightarrow C_{out,2} \rightarrow S_3 (1)$$ (C _{in, i} ist impliziert, aber nicht gezeigt).

Im Fall Ihrer Schaltung erhalten wir die folgenden Pfade

$$A_i \rightarrow S_i = 16ns (2)$$ $$A_i \rightarrow C_{out,i} = 12ns (3)$$ $$C_{in,i} \rightarrow S_i = 8ns (4)$$ $$C_{in,i} \rightarrow C_{out,i} = 4ns (5)$$

Daraus berechnen wir den längsten Pfad, der zuvor in (1) gezeigt wurde. Das rechnet sich

$$12ns + 8ns + 8ns + 8ns = 36ns$$

Weitere Informationen finden Sie in dieser Vorlesung über Addiererschaltungen

Die maximale Verzögerung wird durch den längsten Weg vom Eingang zum Ausgang bestimmt. Sie haben Recht, 16 ns ist die maximale Verzögerung für diesen Volladdierer. Die Eingänge A oder B zu S sind länger als jeder Weg zu C _out und zu jedem Ausgang länger als der Eingang C _{in .}

Der einfachste Weg, die maximale Verzögerung für einen 4-Bit-Addierer zu finden, besteht darin, zuerst den vollständigen Schaltplan zu zeichnen. Ermitteln Sie für jede Stufe (Gate-Spalte) von links nach rechts die maximale Verzögerung. Ich empfehle Ihnen, die Verzögerung unter das Tor zu schreiben. Um sicherzustellen, dass Sie die richtige Nummer erhalten haben, wiederholen Sie den Vorgang diesmal von rechts nach links und schreiben Sie diese Verzögerung über das Tor. Wenn Sie die gleiche Nummer haben, ist es eine gute Änderung, dass Sie keinen Fehler gemacht haben, ansonsten versuchen Sie es erneut.

Mit etwas Übung werden Sie anfangen, Muster zu bemerken, um den Prozess zu beschleunigen.
_{Hinweis: Maximale Verzögerung für jeden Ausgang eines Volladdierers}

Ich habe nicht genug Ansehen, um hier einen Kommentar hinzuzufügen, und suche daher nach einer Antwort. In Bezug auf die Antwort von @Shabab sollte die Gesamtverzögerung nicht 28 ns statt 36 betragen? Hier ist mein Verständnis.

Bei 12 ns ist Cin1(Cout0) verfügbar, anschließend ist Cin2(Cout1) bei 12+2+2=16 ns verfügbar. Gleichzeitig ist der Sum S0 bereit.

Nach (12 + 8) = 20 ns steht die Summe S1 zur Verfügung.

Weitergehend wird Cin3(Cout2) bei 16+2+2 = 20 ns und Summe S2 bei 16+8 = 24 ns bereit sein.

Schließlich wird Cin4(cout3) nach 20+2+2 = 24 ns und Summe S3 nach 20+8 = 28 ns bereit sein. Daher würde die Gesamtzeit, die verstrichen ist, um die vollständige Ausgabe zu erhalten, nur 28 ns betragen.

S0 → 16ns

Cin1(Cout0) → 12 ns.

S1 → 12 + 8 = 20 ns

Cin2(Cout1) → vorheriger Übertrag + UND + ODER dh 12+2+2 = 16ns (Als erstes XOR wäre es bereits in der 8. Sekunde abgeschlossen gewesen)

S2 → Erstes XOR ist bereits abgeschlossen, also vorheriger Übertrag + XOR, dh. 16+8 = 24 ns.

Cin3(Cout2) → vorheriger Übertrag + AND + OR dh 16+2+2 = 20 ns.

S3 → analog 20+8 = 28 ns

Cin4(cout3) → analog 20+2+2 = 24 ns

Übersehe ich etwas? Bitte helfen Sie mir zu verstehen.