Welche Software kann verwendet werden, um die Gate-Arrays (Transistormatrix) eines ASIC zu emulieren , um vordefinierte Logikzellen und benutzerdefinierte Verbindungen zu testen, bevor ein endgültiges Gerät bestellt wird?
Entweder auf PC oder Mac.
Könnte einer Software zum Simulieren elektrischer Schaltkreise ähneln , aber ich weiß nicht, ob das ASIC-Geräte unterstützt.
Kein spezifisches Preisschild, aber es sollte angemessen sein.
Entwickeln Sie wirklich einen ASIC? Wenn ja, sollten Sie Zugang zu industrietauglichen Simulatoren wie VCS und Model Sim haben.
Wenn dies nicht der Fall ist, verwenden Sie den Simulator, der mit den Tools Ihres FPGA-Anbieters geliefert wird. Xilinx, Altera und ich glaube, Lattice haben sie. Sie haben kostenlose Lizenzen für ihre kleinen bis mittleren Geräte.
Außerdem bezieht sich "Emulator" oft auf "einen Haufen FPGAs, die vorgeben, ein ASIC zu sein, bevor wir uns dazu verpflichten, ihn zu entfernen", und nicht auf eine reine Softwaresimulation. Lesen Sie mehr auf Wikipedia .
Wie bereits erwähnt, bezieht sich Emulation auf die Implementierung eines HDL-Designs auf einem Satz von FPGAs.
Wenn Sie wirklich auf Transistorebene simulieren und verifizieren möchten, benötigen Sie mehr als nur einen Simulator, da es dabei um Timing-Probleme geht. Sie müssen auch die Transistoren platzieren und routen und die Verzögerungsdaten aus dem Layout nehmen und sie zurück in die ursprüngliche Funktionssimulation kommentieren.
Diese Tools kosten auf Basisniveau über 750.000 Dollar. Ich würde vorschlagen, dass Sie anstelle eines ASIC die folgenden kostenlosen FPGA-Tools verwenden:
http://dl.altera.com/?edition=lite
https://www.xilinx.com/products/design-tools/vivado/vivado-webpack.html
Sobald das FPGA funktioniert, können Sie die Tools kaufen, die zur Fertigstellung des ASIC erforderlich sind. Dies sollte insgesamt weniger als 2000 US-Dollar kosten. Sie können Serviceunternehmen verwenden, um den ASIC für Sie zu erstellen:
https://www.esilicon.com/company/
was wahrscheinlich billiger ist, als es beim ersten oder fünften Mal selbst zu tun.
Wenn Sie sicher sind, dass Sie eine Simulation auf Transistorebene durchführen möchten, funktioniert VHDL nicht für Sie. Verilog enthält Elemente auf Transistorebene wie cmos, nmos, tranif usw., die eine Simulation auf Transistorebene ermöglichen. Aldec und Mentor Graphics bieten mit unter 5.000 US-Dollar die kostengünstigsten Simulatoren an, die für die meisten ASIC-Foundries zugelassen wären.
Aldec: https://www.aldec.com/en/products/functional_verification/riviera-pro
Mentor (Questa ist teurer als Modelsim): https://www.mentor.com/products/fv/questa/
Überprüfen Sie diese Analyse für ASIC vs. FPGA für den Start:
https://spectrum.ieee.org/tech-talk/computing/hardware/lowbudget-chip-design-how-hard-is-it
und wenn Sie sich für ASIC entscheiden, versuchen Sie es mit einer Gießerei, die es Ihnen ermöglicht, einen Teil des Siliziumwafers anstelle des ganzen Wafers zu kaufen. Sie stellen Ihnen Dateien zur Verfügung, mit denen Sie die Timing-SDF-Dateien erstellen können, die für die Simulation Ihrer Schaltungen auf Transistorebene erforderlich sind.
Soweit ich weiß, kann die ASIC-Gate-Array-Logik in einer Hardwarebeschreibungssprache ( HDL ) geschrieben werden, einer Art Computersprache, die speziell zur Beschreibung der Struktur und des Verhaltens elektronischer Schaltungen entwickelt wurde.
Um die Logiksimulation durchzuführen, benötigen Sie also nur eine Software, die den HDL-Code entweder für das Design analoger Schaltungen, das Design digitaler Schaltungen oder das Design von Leiterplatten simulieren/debuggen kann .
Es gibt verschiedene Designsprachen für die HDL-Implementierung. Weitere Einzelheiten finden Sie in den Beispielen für HDLs bei Wikipedia. Abhängig von einer solchen Implementierung wird der Code in VHDL ( VHSIC Hardware Description Language) konvertiert.
VHDLwird häufig für zwei verschiedene Ziele verwendet: Simulation elektronischer Designs und Synthese solcher Designs. Die Synthese ist ein Prozess, bei dem ein VHDL kompiliert und in eine Implementierungstechnologie wie ein FPGA oder einen ASIC abgebildet wird.
Ein einfaches UND-Gatter in VHDL würde in etwa so aussehen wie wiki :
-- (this is a VHDL comment)
-- import std_logic from the IEEE library
library IEEE;
use IEEE.std_logic_1164.all;
-- this is the entity
entity ANDGATE is
port (
I1 : in std_logic;
I2 : in std_logic;
O : out std_logic);
end entity ANDGATE;
-- this is the architecture
architecture RTL of ANDGATE is
begin
O <= I1 and I2;
end architecture RTL;
Ira Baxter