SR-Flip-Flop-Rennbedingung

Das Schema eines SR-Flip-Flops ist das folgende:

Geben Sie hier die Bildbeschreibung ein

Die Gleichung für die Ausgabe lautet:

Q T + D T = ( S + R ¯ Q ) T

Was ich nicht verstehe, ist das als Ausgabe Q wieder als Input gegeben und das gleiche passiert mit dem Q ¯ , schafft das nicht eine Race-Condition?

Das ist ein SR-Latch mit einem Enable-Pin ...
@ Bradman175 In meinem Buch werden die beiden Begriffe synonym verwendet.
Nun, die eigentliche Definition zwischen Latch und Flip-Flop ist ziemlich vage, also liegen Sie nicht falsch. Ich sage nur, dass dies im Vergleich zu einem echten flankengesteuerten Flip-Flop etwas andere Fähigkeiten hat.
@ Bradman175 Ich weiß und du hast Recht, aber die Frage ist rein theoretisch und ich spreche nicht von einem tatsächlichen elektronischen Teil.
Wie auch immer, versuchen, die Race Condition herauszufinden. Muss mit dem Timing zu tun haben.
@ Bradman175 Ich möchte nicht die tatsächliche Rennbedingung finden, ich möchte nur sehen, ob es eine Rennbedingung geben kann. :P
Habe es überprüft. Es ist möglich, aber es hängt von den beiden End-NAND-Gattern und ihrer Verzögerung ab (ich denke, es wird Anstiegsrate genannt). Wenn Q ausgeschaltet ist und Sie SET eingeschaltet haben und dann die Uhr hoch wird, wird Q zuerst eingeschaltet, wodurch Q und Q' den gleichen Wert erhalten, bevor Q' ausgeschaltet wird. Die Verzögerung vom Einschalten von Q bis zum Ausschalten von Q' hängt von der Verzögerung des unteren rechten NAND-Gatters ab. Ich glaube, echte SR-getaktete Flip-Flops haben einen Weg, dies zu umgehen. Dies ist nur ein Lernbeispiel unter der Annahme, dass es keine Verzögerung in den ICs gibt. (Und ich glaube, eine Überlegung wie diese ist auf Universitätsniveau).
Dies ist eine flüchtige Speicherzelle. Der Anfangszustand kann also jeder Zustand sein und wird normalerweise initialisiert. Beachten Sie, dass die gekreuzten Pfade eine positive Rückkopplungsschleife durch zwei invertierende Gatter bilden, was der stabile Zustand für jede Latch-Schaltung ist. Somit könnten Latches ähnlich mit NAND-, NOR-, AND OR-Gattern hergestellt werden. wenn du müsstest...

Antworten (2)

Beim Start gibt es eine Wettlaufbedingung zwischen dem Einschwingen zwischen Q und Q'. Auch wenn sowohl S als auch R gleichzeitig aktiv geschaltet werden, gibt es eine Wettlaufbedingung und einen ungültigen Zustand. Im Normalbetrieb ist ein Race-Zustand jedoch ziemlich selten.

Der Fall, in dem es während des normalen Betriebs zu einer Race-Bedingung kommen könnte (es ist jeweils nur S oder R aktiv), liegt vor, wenn die S- oder R-aktive Flanke nicht lange genug gehalten wird (Mindestpulsbreite wird verletzt) ​​für die Ausgänge Q und Q ' richtig zu begleichen. In diesem Fall gibt es einen Wettlauf zwischen dem Q/Q', das sich durch die Rückkopplungsschleife ausbreitet, um das System zu stabilisieren, und der inaktiven Flanke von S oder R (was auch immer das Umschalten verursacht hat).

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Am Anfang steht eine Race Condition. Sobald der stabile Anfangszustand erreicht ist, gibt es keine Race-Condition mehr.

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