Steuerung der externen Taktquelle mit FPGA - sauberes Signal erforderlich

Ich arbeite mit einem ADC, der eine nicht kontinuierliche Taktquelle benötigt. Mein FPGA-Takt ist ziemlich laut, daher würde ich es vorziehen, einen externen Oszillator zu verwenden, um die Bits aus dem ADC zu takten. Die Uhr sollte für 300 ns laufen und dann für 200 ns deaktiviert werden. Da dies sehr kleine Zeiten sind, glaube ich nicht, dass ich die Uhr aufgrund der Verzögerungszeiten (> 100 ns) mit dem Aktivierungsstift ein- und ausschalten kann.

Wenn ich den Oszillator als Eingang zu meinem FPGA verwende und den Ausgang intern steuere, wäre das Signal dann viel sauberer, als wenn ich nur den FPGA-Takt verwende?

BEARBEITEN: Ich habe die Teilenummer nicht in den ursprünglichen Beitrag aufgenommen: LTC2324

Arbeitet Ihr ADC mit einem ungleichmäßigen Takt? Viele funktionieren nicht gut mit plötzlichen Änderungen des Takteingangs. Unter der Annahme, dass dies bei Ihnen der Fall ist, fügen Sie ein UND-Gatter zwischen Ihrer Taktquelle und dem ADC-Eingang hinzu und verwenden Sie dieses, um die Uhr zu aktivieren / deaktivieren.
Ich bin mir nicht sicher, warum Sie sagen, dass die FPGA-Uhr laut ist. Es hört sich so an, als ob Sie einen langsamen Takt von 2 MHz benötigen. Sie können diesen Takt sauber aus FPGAs weiterleiten (mit ODDR bei Xilinx).
Der Takteingang dient nur zum Austakten der konvertierten Bits. Wenn Sie ihm also einen einheitlichen Takt geben, würden Sie während der Konvertierung Müll lesen. Hier ist das Datenblatt: analog.com/media/en/technical-documentation/data-sheets/…
@MituRaj, 500ns ist nicht die Taktperiode, sondern die "Hüllperiode", die bestimmt, wann die Uhr läuft und deaktiviert ist. Der Takt beträgt 110 MHz.
@hucklord - Das Einfügen der Teilenummer und des Datenblattlinks in Ihre ursprüngliche Frage wäre sehr hilfreich. Und wo sollten wir im Datenblatt nach dem einheitlichen Uhrenvorbehalt suchen?
Sie können das Datenblatt an die Frage anhängen. Es sieht übrigens wie eine quellensynchrone SPI-Schnittstelle aus. Sie können den 2-MHz-SCLK nur dann vom FPGA generieren, wenn Sie die Samples lesen müssen.
@ErikR guter Punkt, ich habe es jetzt hinzugefügt. Es ist ein hinterhältiges Datenblatt, das nicht ausdrücklich besagt, dass die Uhr uneinheitlich sein muss. Abbildung 21 zeigt die für mich relevanten Zeitdiagramme (SDR-Modus). Der Grund, warum ich mir über die ungleichmäßige Taktung sicher bin, ist, dass jemand vor mir gefragt hat: ez.analog.com/data_converters/precision_adcs/f/qa/98034/…
@MituRaj - das FPGA steuert definitiv den SCK-Eingang (110 MHz, übrigens) zum ADC, aber meine Frage ist, ob es das Signal selbst erzeugen oder nur das Signal von einem externen Oszillator aktivieren / deaktivieren soll.
Man sollte niemals einen von einem FPGA generierten Takt verwenden, um einen Hochgeschwindigkeits-/Hochpräzisions-ADC zu takten.

Antworten (1)

Es gibt ZWEI Uhren, die für dieses Gerät wichtig sind, CNV (insbesondere die fallende Flanke) und sclk.

Sclk ist gated und läuft normalerweise entweder mit 55 oder 110 MHz, ist aber nicht besonders jitterempfindlich, daher sollte ein taktfähiger FPGA-Pin oder sogar ein ODDR-Register mit entsprechend festgeschnallten Eingängen dort gut sein.

CNV ist der 2-MHz-Wert, der für dieses Ding wichtig ist, da die fallende Flanke in der ADC-Eingangsstufe von Sample auf Hold umschaltet. Wenn Sie sich das Datenblatt ansehen, schlagen sie vor, einen externen D-Typ einzufügen, um dies mit dem Haupt-FPGA-Takteingang zu synchronisieren, im Grunde möchten Sie hier einen geringen Jitter an der fallenden Flanke.

Das Ausmaß, in dem Jitter hier eine Rolle spielt, hängt SEHR vom Frequenzbereich des Eingangs ab.

Danke! Ich folge dieser Beispielschaltung für den CNV-Eingang, und ich denke, ich werde für alles einen externen Takt verwenden. Das FPGA steuert den Takt, aber ich traue ihm nicht zu, selbst ein sauberes 110-MHz-Signal zu erzeugen, auch wenn der SCK-Jitter nicht so kritisch ist wie CNV.
Der SCLK-Jitter ist völlig irrelevant, solange er innerhalb der Frequenzspezifikationen bleibt.
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