Synthese-Timing-Zusammenfassung im Xilinx-Tool (ISE)

Ich bekomme die folgende Timing-Zusammenfassung aus der Synthese:

Timing Summary:
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Speed Grade: -1

   Minimum period: 9.982ns (Maximum Frequency: 100.180MHz)

   Minimum input arrival time before clock: 4.597ns

   Maximum output required time after clock: 4.364ns

   Maximum combinational path delay: 2.788ns

Ich möchte das verbessern, gibt es eine Möglichkeit, den kritischen Pfad zu finden und ihn vielleicht etwas zu puffern?

Ich weiß nicht, was der Engpass ist..

Wenn Sie sagen, welches Tool Sie verwenden (ISE oder Vivado), kann ich Ihnen helfen, Sie können den detaillierten Timing-Bericht erstellen, aber es ist bei den beiden Tools unterschiedlich.
Der Titel der Frage lautet ISE ...
Entschuldigung, das habe ich nicht verstanden :(

Antworten (2)

Sie müssen den generate_timing-Bericht für Ihr Design ausführen, um den detaillierten Bericht für Ihr Design zu erhalten. In ISE tun Sie dies, indem Sie Tools->Timing-Analyzer->PostMap wählen

ISE-Timing-Analysator

Es wird ein Bericht mit den von Ihnen angeforderten Informationen erstellt.

Für eine genauere Timing-Analyse Ihres Designs sollten Sie sich das Timing ansehen, NACHDEM das P&R abgeschlossen ist.

Der Engpass wird etwas weiter unten im Synthesebericht im Abschnitt „Kritischer Pfad“ für jede zeitliche Einschränkung explizit und blutig detailliert gezeigt.

Aber bevor Sie dem zu viel Aufmerksamkeit schenken: Die "Mindestperiode" liegt verdächtig nahe bei 100 MHz. Ich würde überprüfen, ob Sie eine Taktzeitbeschränkung von 100 MHz angegeben haben, sie auf 120 oder 150 MHz erhöhen oder ... und zuerst neu synthetisieren. Wenn Synthesizer Ihr eigentliches Ziel ohne Hilfe erreichen können, ist dies eine viel zeiteffizientere Arbeitsweise.

Synthese-Timing-Zusammenfassung im Xilinx-Tool (ISE)
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