Takterzeugung am FPGA-Pin

Ich versuche, ein FPGA an ein DAC-Gerät anzuschließen. Der DAC verfügt über eine JESD204B-Schnittstelle, sodass der Datentakt in die serielle Datenspur eingebettet ist (er verwendet die 8B/10B-Codierung).

Der DAC benötigt immer noch einen Takteingang, CLK, (LVDS), um den DAC-Abtastratentakt zu treiben. Es kann tatsächlich eine niedrigere Taktrate sein, da der DAC einen internen Taktmultiplikator hat. Ich denke, die niedrigste Taktrate, die ich erreichen muss, liegt bei etwa 65 MHz. Offensichtlich benötigt das FPGA den gleichen Root-Clock, um die Samples mit der gleichen/korrekten Rate zu erzeugen.

Ich versuche zu entscheiden, ob ich einfach einen FPGA-Pin verwenden kann, um diesen 65-MHz-Takt zu erzeugen. Ich bin mir im Allgemeinen nicht sicher, ob dies eine gute Idee ist oder nicht (wäre Jitter besonders schlimm?). Außerdem bin ich mir nicht sicher, was die beste Methode ist, um dies zu erreichen. Haben FPGAs interne Konstrukte, die spezifisch für die Erzeugung von Takten an Ausgangspins sind, würde ich einen einfachen DDR-Ausgangsblock verwenden oder wäre es am besten, einen SERDES oder GTX zu verwenden?

Ich denke, die Alternative ist die Verwendung eines externen Taktsynthesechips. Es können zwei Ausgangstakte erzeugt werden, und einer wird zur DAC-Sample-Erzeugung an das FPGA gesendet, und der andere wird zur Sample-Verarbeitung an den DAC gesendet. Ich denke nicht, dass die Phasenbeziehung zwischen den beiden kritisch ist.

Ich weiß, dass Sie eine Uhr nicht nur über einen Pin, der mit einem Taktverteilungsnetzwerk verbunden ist, und nicht über einen alten Pin in ein FPGA senden sollten. Ich bin mir jedoch nicht sicher, ob ich einen alten Pin dazu bringen soll, eine Uhr auszugeben ...
Verwenden Sie keinen FPGA-Pin als Taktausgang für einen Hochfrequenz-DAC. Es wird nicht jitterarm sein.
@Ben, gibt es Beweise, um diese Behauptung zu überprüfen?

Antworten (1)

Auf die eine oder andere Weise benötigt Ihr FPGA eine Art Referenzuhr, um zu funktionieren. Die DAC-Leistung wird natürlich von der Qualität seiner eigenen Uhr beeinflusst.

Wenn Sie eine gute Referenz mit geringem Jitter verwenden, kann der FPGA mit seinem internen PLL-Synthesizerblock sehr gute Takte erzeugen (überprüfen Sie dies mit Ihrem spezifischen FPGA).

Wenn jedoch ein sorgfältig kontrolliertes Taktspektrum von größter Bedeutung ist (und dies kann für einige HF-Anwendungen der Fall sein), können Sie einen externen Taktsynthesizer verwenden, der das Spektralprofil hat, das Ihr DAC benötigt, um seine Leistung zu erzielen. Wählen Sie einen Synthesizer mit zwei Ausgängen: einen für das FPGA und einen für den DAC. TI macht einige gute.

Wenn der Takt von einem FPGA ausgegeben wird, ist er nicht jitterarm
Ihr letzter Absatz ist jedoch eine gute Lösung,
Das hängt vom FPGA ab. Aber ja, für HF-Arbeiten sollte der Takt von einem Synthesizer kommen oder kann mit einer „Jitter-Cleaner“-PLL bereinigt werden. TI stellt die auch her.
Wie können wir herausfinden, wie viel Jitter an einem Taktausgang des FPGA vorhanden wäre und ob dies ein Problem darstellt?
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