Trennen von zwei digitalen Hochgeschwindigkeits-ICs

Zuvor habe ich eine Leiterplatte mit diesem ADC-Chip entworfen . Es hat einen digitalen Bus mit 10 Signalen, von denen einige 40 MHz haben.

Im Moment haben wir eine vierlagige Leiterplatte und der ADC ist direkt mit einem Spartan-S6-FPGA mit ~1,5-Zoll-Leitern verbunden, die über eine Masseebene laufen. Das System funktioniert so gut , wie es ist, trotz meiner 0-Kenntnisse des digitalen Hochgeschwindigkeitslayouts .

Jetzt müssen wir jedoch den ADC und den FPGA auf zwei separate PCBs aufteilen. Wir benötigen also 10 digitale Signale (ca. 40 MHz) mit einer Reichweite von 10 Zoll. Ich würde es vorziehen, die Strahlung vom Kabel zu minimieren. Die hochohmigen ADC-Eingänge sind bereits abgeschirmt, aber ich denke, EMI ist wichtig, um kontinuierlich berücksichtigt zu werden.

Fragen:

  • Welche Art von Stecker/Kabelkonfektion soll verwendet werden? Die Welt der Steckverbinder ist für mich überwältigend. Reichen IDC-Flachbandkabel bei 40 MHz aus? Benötige ich 50-Ohm-Übertragungsleitungen? Diese schicken Mini-Coax-Bänder? Kann ich etwas Industriestandard verwenden, das vormontiert ist und kein Vermögen kostet?
  • Wird mein FPGA (und insbesondere der ADC) überhaupt in der Lage sein, das 10-Zoll-Kabel anzusteuern? Die Logik sind 3,3-V-Pegel. Ich bin mir ziemlich sicher , dass das ADC-Datenblatt nicht einmal die Antriebsstärke erwähnt. Sie geben jedoch im Timing-Abschnitt an 100 kOhm Lastausgänge.
  • Muss ich das Design ändern, außer einfach die Direktverbindung durch ein längeres Kabel zu ersetzen? Wie viel muss ich über Übertragungsleitungen wissen, um dieses Problem zu lösen? Zum Beispiel habe ich Leute darüber sprechen hören, dass die Terminierung von FPGA-Signalen wichtig sei.

Ich weiß, SE hasst breite Fragen ... aber ich komme immer noch in meiner EE-Ausbildung voran - das ist bisher das Komplizierteste, woran ich gearbeitet habe.

Das IDC-Flachbandkabel war für IDE und SCSI bei dieser Art von Geschwindigkeit in Ordnung - das könnte ein Beispiel dafür sein, wie es geht.
Eine gute Ressource, die ich verwende, ist: books.google.com/…
Sie könnten in Betracht ziehen, zu einem anderen ADC zu wechseln, der eine moderne differenzielle serielle Schnittstelle wie LVDS oder JESD204[B] verwendet. Das wäre mit einem FPGA einfach zu handhaben und erleichtert Ihnen das Leben aus EMI/RFI-Sicht erheblich.

Antworten (1)

40 MHz entsprechen einer Wellenlänge von 7,5 Metern. Solange Sie Ihre Anstiegs- und Abfallzeit beim Fahren begrenzen, um aufregende hohe Oberwellen zu vermeiden, sollten Sie in der Lage sein, über 10 Zoll (~25 cm) zu übertragen, ohne zu viel über Übertragungsleitungen und kontrollierte Impedanz nachzudenken.

Reichen IDC-Flachbandkabel bei 40 MHz aus?

Für diese Distanz würde ich ja sagen. Stellen Sie so viele Masseleitungen bereit, wie Sie sich leisten können, um Übersprechen zwischen den Spuren zu vermeiden und Strahlung und Interferenzen zu reduzieren.

Kann mein FPGA (und insbesondere der ADC) überhaupt das 10-Zoll-Kabel ansteuern?

Sie können die Kapazität der Leitung berechnen und anhand des FPGA-Datenblatts überprüfen.

Oder Sie können einfach mit einem 74LVC244 oder einem anderen Logikpufferteil puffern, und Sie werden gut sein. Ich würde an jedem Ausgang einen Platz für einen Vorwiderstand bereitstellen, damit Sie bei Bedarf die Anstiegs- und Abfallzeiten erhöhen können.

Im Timing-Bereich geben sie jedoch 100-kOhm-Lastausgänge an.

In diesem Fall (für die ADC-Ausgänge) ist das Puffern wahrscheinlich eine gute Idee.

Danke dir! Die Kapazität der Leitung bezieht sich auf pF/ft (oder gleichwertig)? Oder ist es die Kapazität gegen Masse? Was ist die entsprechende Abbildung, die im FPGA-Datenblatt überprüft werden muss?
Berücksichtigen Sie beide Quellen der Lastkapazität. Sehen Sie im FPGA-Datenblatt nach, welche kapazitive Last sie für den Logikstandard angeben, den Sie verwenden möchten.
Das Puffern des ADC ist in diesem Fall eine sehr gute Idee, um zu verhindern, dass AGND und AVcc des ADC als Laufwerksreferenzen verwendet werden!
Es hat eine separate DVDD, aber AGND und DGND sind dieselbe Ebene (wie im Datenblatt vorgeschlagen). Wie verhindert die Pufferung, dass GND als Laufwerksreferenz verwendet wird? Alles ist auf GND bezogen.
@ThreePhaseEel Könnten Sie die Sache mit der Laufwerksreferenz erklären?
@Jay, wahrscheinlich meint er, dass die ADC-Ausgangstreiber, wenn sie eine Last mit hoher Kapazität (wie ein langes Kabel) ansteuern, mehr Schaltstrom durch die Masseverbindung erzeugen. Wenn die digitale und die analoge Masse gleich sind, könnte dies als Rauschen in den ADC einkoppeln. Wenn Sie einen externen Puffer verwenden, ist es einfacher sicherzustellen, dass diese Erdströme den ADC nicht beeinflussen.
Dann befindet sich der Puffer-IC also auf der ADC-Platine, bekommt aber Strom und Masse vom externen Mainboard?
Was genau der beste Weg ist, hängt von Details ab, die Sie nicht geteilt haben. Es kann keine völlig separate Masse haben, da dann die Signale vom ADC zu den Puffern nicht funktionieren würden. Aber es sollte so angeschlossen werden, dass Rückströme von den Puffern nicht in den ADC einkoppeln.
Okay, ich werde eine separate Frage zur Erdung und Pufferung stellen. Die Konzepte der Rückstromkopplung gehen mir verloren, scheinen aber für diese Frage wahrscheinlich nicht in Frage zu kommen. Danke für Ihre Hilfe.
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