Überlegungen zum I2C-PCB-Layout

Ich wollte fragen, welche allgemeinen Layout-Richtlinien und / oder Routing-Bedenken gibt es für I2C in einem PCB-Design?

Bearbeiten - Betrachten Sie eine 31 mil dicke 4-Lagen-Leiterplatte mit Stapel:

  • L1 = Signal - 0,5 oz + 1 oz Beschichtung
  • L2 = Boden - 1 Unze
  • L3 = Pwr/Masse - 1 Unze
  • L4 = pwr/ground - 0,5 oz + 1 oz Beschichtung
  • FR4-Dielektrikum

Angenommen, Sie müssen über eine 10-Zoll-Leiterplatte (nur zum Beispiel) routen, die 2 Zoll auf Layer1, 6 Zoll auf Layer3 und 2 Zoll auf Layer1 abdeckt. Was wären die Designrichtlinien dafür?

Bei hoher Frequenz kann Ihr SCK (Clock) leichter an benachbarte Netze koppeln als bei niedrigerer Frequenz. Dasselbe könnte für SDA (Daten) gelten, jedoch in Bezug auf die Treiberstärke des Chips und die mit dem Signal verbundene Anstiegszeit. Gibt es noch andere Merkwürdigkeiten bei I2C in Bezug auf das Verhalten?

Ist es vor diesem Hintergrund am besten, SDA und SCK auf verschiedenen Schichten zu routen (unter der Annahme einer hohen Frequenz), um eine Kopplung zwischen ihnen zu vermeiden? Was gilt für diese Signale als Hochfrequenz? Gibt es eine Standard-Routing-Methode, die jemand verwendet? Typisch, um eine Schutzspur dazwischen zu setzen, um die Kopplung zu minimieren? Was ist mit Vias in der Mitte der Leiterbahnen zu Testpads?

Hochfrequenz-I2C ist standardmäßig 400 kHz. Woher kommen diese 100 MHz?
Es sind nur 100 kbps und die Kanten sind auch langsam, da es sich um einen Open-Drain-Bus handelt. (Nun, die fallende Flanke ist etwas schneller) Was kann bei so niedrigen Frequenzen schon schiefgehen?
@EugenSch. Entschuldigung, ich dachte beim Schreiben an eine Differenzgeschwindigkeit bei 100 MHz in meinem Kopf. Gut zu wissen über die 400KHz, ich wusste nicht, dass das eine Standardgeschwindigkeit ist.
Ich hasse es, die Ablehnung für den Beitrag zu sehen, aber das ist in Ordnung, hilft mir zu lernen. Basierend auf den beiden obigen Kommentaren scheint es also keine wirklich kritischen Routing-Bedenken für SDA und SCK zu geben. Ist die Topologie für I2C wichtiger als die Routing-Belange?
Es gibt auch neuere 1- und 5-MHz-Standards.
Aber Guard-Spuren müssen sehr gut mit GND vernäht werden. Wenn nicht, fungiert es selbst als Antenne, um I2C-Rauschen in nahegelegene Spuren einzukoppeln

Antworten (1)

Ohne die Einschränkungen Ihrer Board-Immobilien und des vorhandenen Layouts zu kennen (dh ist dies ein neues Design, bei dem Sie freie Hand haben, oder müssen Sie in I2C einsteigen).

Eine Technik, mit der ich Erfolg hatte, ist das Trennen auf beiden Seiten von SDA/SCL mit einer Schutzspur (Masse). Auf diese Weise würden alle Emissionen von den Rändern dieser Signale stark gedämpft und würden viel weniger wahrscheinlich miteinander oder mit anderen Signalen koppeln. (Denken Sie an die Pfadfinderregel).

Die andere Sache, die Sie auswerten müssen, ist, wie viel parasitäre Kapazität insgesamt von Ende zu Ende vorhanden wäre. Die I2C-Spezifikation hat eine Obergrenze für die Kapazität, um die richtigen Anstiegs-/Abfall-/Setup-Zeiten abhängig von der Datenrate sicherzustellen. Um dies zu berechnen, benötigen Sie mindestens eine Schätzung der Leiterbahnlänge und eine Nachschlagetabelle in Abhängigkeit von Ihrem Platinenschichtaufbau, dem Leiterplattenmaterial (FR4?) und den Abmessungen der Leiterbahnen.

Wenn sich jetzt ESD-anfällige Teile in der Nähe des I2C befinden, entfernen Sie sie! , oder bereiten Sie sich darauf vor, entweder I2C-Wiederholungen in Ihrem Code neu zu drehen/zu entwickeln oder I2C-Wiederholungen hinzuzufügen.

Danke für deinen Beitrag. Ich wollte fragen, wenn Sie von parasitärer Kapazität sprechen, ist dies dasselbe wie Lastkapazität? Für diesen Link, den ich gefunden habe ( cds.linear.com/docs/en/product-selector-card/2PB_i2Ca.pdf ), geben sie an, dass die Kapazitätslast 400 pF beträgt. Beeinflusst dies meine Anstiegs-/Abfall-/Setup-Zeiten und gültigen Daten?
Exakt. Die "Last" impliziert die Obergrenze aufgrund von Parasiten zwischen der Signalspur, dem Leiterplattenmaterial und der Masseebene (denken Sie an einen Parallelplattenkondensator). Solange Sie (ich würde sagen gut) unter dieser 400pF-Grenze in Abhängigkeit von der Datenrate liegen, sollten Sie auf dem besten Weg zu einem erfolgreichen Layout sein.
Ihre Schutzspuren werden die parasitäre Kapazität erheblich erhöhen, insbesondere wenn eine Masseebene vorhanden ist.
@IHeartStarWars - ja. Viel Glück!
@cowboydan Sie sagten: "Eine Technik, mit der ich Erfolg hatte, ist das Trennen auf beiden Seiten von SDA / SCL mit einer Schutzspur (Masse)." Wie ist eine mit dem Erdungsnetz verbundene Spur nicht Teil des Stromkreises?
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