Übertragen von HDMI/DVI über ein FPGA ohne Unterstützung für TMDS

Gute Fragen. Ich habe dieses Thema kürzlich selbst recherchiert und werde versuchen, hier einige kurze Antworten zu geben.

Was genau ist TMDS vs. LDVS?

LVDS (Low Voltage Differential Signaling) ist einfach eine elektrische Spezifikation für eine differenzielle Signalisierungsschnittstelle, während TMDS (transition-minimized differentielle Signalisierung) sowohl eine elektrische Spezifikation als auch ein spezifisches 8b/10b-Codierungsschema ist. Leider sind die elektrischen Spezifikationen nicht direkt kompatibel, obwohl es verschiedene Möglichkeiten gibt, sie unter Umständen aneinander "anzupassen".

Elektrisch verwendet LVDS Totem-Pole-Treiber und differenzielle Terminierung (100–120 Ω), während TMDS CML (Current-Mode Logic) Open-Collector-Treiber und einzelne 50 Ω-Terminierungen bis +3,3 V verwendet. Die Spartan-3E-IOBs unterstützen CML nicht direkt.

Dann ist da noch die Frage der TMDS-Codierung. Die Spartan-3E-IOBs unterstützen DDR mit Datenraten von bis zu 628 Mb/s, aber keine dedizierte Hochgeschwindigkeits-SERDES-Logik. Sie müssten die TMDS-Codierung und -Decodierung im FPGA-Fabric durchführen und die DDR-Unterstützung in den IOBs verwenden, um die endgültigen Bitstreams zu erhalten. Dies würde Sie auf Pixelraten von 62,8 Mp/s oder weniger beschränken.

In praktischer Hinsicht frage ich mich, ob ich ein HDMI-Breakout-Board einfach direkt mit den Eingangspins meines FPGA verbinden, diese Pins nach dem LVDS-IO-Standard konfigurieren und erwarten kann, dass es funktioniert

Nein, nicht auf der Eingangsseite, zumindest nicht ohne einigen Aufwand, um das TMDS ordnungsgemäß zu terminieren und es dann mit der richtigen Vorspannung an die LVDS-Empfänger auf dem FPGA zu koppeln (all dies unter Beibehaltung einer genauen 100-Ω-Differenzimpedanz). Beachten Sie, dass die Beispielprojekte, auf die Sie verlinken, ausschließlich reine Ausgabebeispiele sind. Das Ansteuern von DVI/HDMI von einem LVDS-Ausgang scheint viel nachsichtiger zu sein; Sie scheinen ihren Leiterplatten keine Vorspannungs- oder Abschlusswiderstände hinzugefügt zu haben.

Am besten verwenden Sie externe DVI/HDMI-Ein- und -Ausgangschips und stellen die Verbindung zum FPGA über deren parallele Busse her. Ich habe in der Vergangenheit Teile von Analog Devices verwendet.

TMDS verwendet CML (Current Mode Logic), das auf der Empfangsseite mit Vcc abgeschlossen wird. LVDS aus dem Standard (IEEE644) ist ein Spannungsmodustreiber, der auch auf der Empfangsseite über die Paare terminiert wird. Aber so einfach ist das nicht, da LVDS-Treiber oft die Slew-Rate bei Übergängen steuern, um Klingeln und andere unangenehme Effekte zu verhindern, und während dieses Modus der Treiber eher wie eine Stromquelle wirkt.

Bei strenger Betrachtung sind diese beiden Standards jedoch unterschiedlich und nicht kompatibel. das Codierungsschema auf dieser physikalischen Schicht (8b/10b DDR usw.) sind logische Operationen.

Es gibt Übersetzer-Chips (einer von TI ist SN65CML100), also könnten Sie das der Platine hinzufügen. Interessanterweise kann dieser Chip auch eine CML-zu-CML-Brücke sein, daher gibt es wahrscheinlich einige gute Lektüren aus diesem Datenblatt, die Sie in Ihrem Verständnis weiterbringen werden.

Interessanterweise besagt dieses Datenblatt (Warnung öffnet sich als PDF), dass kondensatorgekoppelte LVDS CML-Eingänge ansteuern können. Seite 14 " Als CML-Treiber ist oft ein AC-gekoppelter LVDS-Treiber sinnvoll."

Da Sie TDMS an einem DVI-Eingang empfangen möchten, ist es möglich, dass dies funktioniert. Idealerweise würden Sie das Paar an Vcc terminieren, aber das LVDS wird wahrscheinlich eine in das Gerät eingebaute Terminierungskreuzphase haben, die nicht entfernt werden kann. Das ist also eine Komplikation, da die Terminierung den falschen Wert hat und Sie einen Widerstandsteiler an Ihrem Eingang haben.

Und schließlich ist hier ein Link zu einer App-Notiz von Ti (wieder ein anderes pdf) und es bedeutet die Kündigung oben. aber es gibt einen hinweis:

Im Allgemeinen wird eine AC-Kopplung empfohlen, wenn LVDS-Empfänger mit CML betrieben werden. Wenn der LVDS-Empfänger über einen großen Gleichtaktbereich verfügt, der einen CML-Eingang akzeptieren kann (der Gleichtaktbereich muss zur VCC-Schiene gehen), dann ist eine gleichstromgekoppelte Verbindung eine direkte Verbindung.

Daher ist der Gleichtaktbereich des LVDS-Empfängers wichtig. Sie zeigen auch keine interne Terminierung, was für ein FPGA ein Problem sein kann. Hier ist das ausgeschnittene Bild aus dieser App-Notiz.

Wenn der LVDS-Eingang mehrere Spannungshubbereiche unterstützt, haben Sie vielleicht Glück. Einige "LVDS" arbeiten zum Beispiel mit nur 500 mV Hub.