UND-Gatter-Ausgang, wenn die Eingänge offen sind

Mein Problem ist das UND-Gatter, wenn seine Eingänge offen sind. Ich möchte wissen: Was ist der Ausgang, wenn die Eingänge offen sind? Der Ausgang ist Z (offen) oder 0?

Was ist Ihre Vorstellung von dieser UND-Gatter-Transistorstruktur?

Zwei-Transistor-UND-Gatter-Struktur

( Bildquelle )

Meine Antwort auf die obige Struktur ist, dass der Ausgang 0 ist, wenn die beiden Eingänge offen sind, oder mindestens einer davon 0 ist.

Antworten (2)

Die Antwort hängt vom Design des UND-Gatters ab.

Ein herkömmliches TTL-Gatter behandelt einen nicht verbundenen Eingang als logisch hoch, sodass das UND-Gatter mit zwei nicht verbundenen Eingängen hoch ausgibt.

Für ein CMOS-Gatter ist das Ergebnis viel weniger vorhersagbar. Der nicht verbundene Eingang kann je nach statischen Feldern in der Nähe entweder hoch oder niedrig driften. Im schlimmsten Fall driftet es auf eine mittlere Spannung und schaltet den Ausgang nur teilweise, was zu einer übermäßigen Erwärmung des Gates führt. Oder der Ausgang könnte zwischen hoch und niedrig oszillieren (was wiederum zu einer Erwärmung des Stromkreises führt).

Ein High-Z-Ausgang ist in beiden Fällen unwahrscheinlich, obwohl es das Ergebnis für so etwas wie eine einfache verdrahtete Diodenlogik sein könnte.

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Das 2-Transistor-UND-Gatter auf Ihrer verlinkten Site ist weder ein traditionelles TTL-Design noch ein CMOS-Design.

Geben Sie hier die Bildbeschreibung ein

Diese Schaltung behandelt einen nicht angeschlossenen Eingang als niedrig, da es ein Strom ist, der in die Transistorbasen fließt, der einen "hohen" Eingang für diese Schaltung definiert.

Sollte ich als Designer auf Systemebene (Logikdesign) die Strukturen von Gattern kennen, um ein System zu entwerfen?
Ja, Sie müssen etwas über die zugrunde liegende Technologie wissen. Sie sollten wahrscheinlich niemals einen Eingang unbeschaltet lassen. Sie müssen jedoch häufig die Ausbreitungsverzögerungen Ihrer Gates, die Fan-Out-Fähigkeit, die Eingangsleckströme usw. kennen.
Ich bin nicht einverstanden. Als Logikdesigner (Logik als etwas Mathematisches) sollten Sie nichts über die verwendete Technologie wissen müssen, es könnten Vakuumröhren oder Relais sein, soweit Sie wissen, der logische Aspekt bleibt immer noch derselbe. Beachten Sie, dass es auf einer so abstrakten Ebene keine nicht verbundene Eingabe geben kann, sodass das Problem, nach dem Sie gefragt haben, nicht auftritt.
@WoutervanOoijen, wenn du es so definieren willst, sicher. Aber niemand, den ich kenne, ist ein reiner Logikdesigner. Sie interessieren sich für das Entwerfen digitaler Schaltungen, die funktionieren, nicht für mathematische Abstraktionen.
Aber die Jungs, die ich kenne, machen meistens Designs mit sehr hoher Geschwindigkeit und relativ geringer Komplexität.
"Der nicht verbundene Eingang kann je nach statischen Feldern in der Nähe entweder hoch oder niedrig driften." Oder reagieren Sie auf lokale dynamische Felder und fungieren Sie als drahtloser Empfänger.
@sadeghyeganehzadeh - "Sollte ich als Designer auf Systemebene (Logikdesign) die Strukturen von Gattern kennen, um ein System zu entwerfen?" Nicht wirklich. Auf Systemebene interessiert Sie nur die Geschwindigkeit und Verlustleistung der Logikfamilie. Auf Schaltungsebene, dann ja. Unterschiedliche Logikfamilien haben unterschiedliche E/A-Anforderungen (sehen Sie ECL nach etwas wirklich anderem nach - nicht, dass irgendjemand ECL mehr verwendet). Aber das ist kein Problem auf der Systemebene. Natürlich verwenden Sie möglicherweise eine andere Definition von "Systemebene" als im Standard.
@WhatRoughBeast Ich habe erst diese Woche eine (P)ECL-Schaltung entworfen.
@ThePhoton - Heh. Ich wusste nur, dass es da draußen ein paar Retro-Typen gibt. Oh, für die guten alten Zeiten von 10.000 und 100.000. Und wärmen Sie Ihre Hände am Kühlabfluss eines großen Systems.
"Nicht, dass irgendjemand ECL mehr benutzt" - nun, ein paar Verrückte versuchen es . :) Wie auch immer, ich kann nicht sagen, dass ich jemals zuvor genau das obige Design für ein Gate gesehen habe , aber es ist eindeutig im Grunde das gleiche Prinzip wie NMOS, nur mit BJTs anstelle von MOSFETs.
Je breiter Ihre Wissensbasis ist, desto seltener fallen Ihre Systeme aus und desto weniger Menschen werden getötet.

Für das in Ihrem Link gezeigte einfache Gate mit zwei Transistoren ist der Ausgang Low, wenn einer der Eingänge offen ist - wenn ein Transistor keinen Basisstrom hat, hat er auch keinen Kollektorstrom.

In einem echten UND-Gatter hängt das Ergebnis eines offenen Eingangs von der tatsächlichen Schaltung des Gatters ab, die komplexer ist als zwei Transistoren.

Bei bipolarer TTL-Logik liefert der Eingang Strom und erscheint daher als logisch High, wenn er nicht angeschlossen ist.

Bei der CMOS-Logik sind die Eingänge FET-Gatter mit sehr hoher Impedanz - in diesem Fall kann ein nicht verbundener Eingang zufällig zwischen High und Low wandern.

UND-Gatter-Ausgang, wenn die Eingänge offen sind
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