Universelles Schieberegister

Ich entwerfe ein universelles Schieberegister mit 4 Bit in VHDL.

Ich verwende auch die Xilinx-Software, um den VHDL-Code zu simulieren.

Ich habe es geschafft, den Code zu schreiben, der nach mehrmaliger Überprüfung fehlerfrei zu sein scheint (ich verstehe, dass der Code manchmal erfolgreich kompiliert werden kann, aber tatsächlich gibt es einige Probleme, die nicht so offensichtlich sind).

der Code:

entity USR is
Port ( clk : in  STD_LOGIC;
       rst : in  STD_LOGIC;
       sir : in  STD_LOGIC;
       sil : in  STD_LOGIC;
       d : in  STD_LOGIC_VECTOR (3 downto 0);
       q : out  STD_LOGIC_VECTOR (3 downto 0);
       s : in  STD_LOGIC_VECTOR (1 downto 0));
end USR;

architecture Behavioral of USR is
signal temp: std_logic_vector(3 downto 0);

begin
process(rst,clk,s,d,sir,sil)

    begin

    if rst='1' then
    temp<= "0000";
    q<= "0000";

    elsif (clk='1' and clk'event) then

        case s is
        -- PARALLEL LOAD 
        when "11" =>
        temp <= d;
        q <= temp;

        -- SHIFT LEFT       [0] [0] [0] [0]
        --                  [0] [0] [0] [sil]
        when "01" =>
        temp <= d;
        temp(3 downto 1) <= temp(2 downto 0);
        temp(0) <= sil;
        q <= temp;

        -- SHIFT RIGHT      [0] [0] [0] [0]
        --                [sir] [0] [0] [0]
        when "10" => 
        temp <= d;
        temp(2 downto 0) <= temp(3 downto 1);
        temp(3) <= sir;
        q <= temp;

        -- HOLD
        when "00" =>
        temp <= temp;
        q <= temp;

        when others => null;

        end case;
    end if;
end process;    

end Behavioral;

Ich habe versucht, dies auf dem Xilinx ISE-Simulator auszuführen, aber wenn ich die Wellenform simuliere, scheint es keine Änderungen an den Ausgängen zu geben.

Wie das obige Bild zeigt, sollten die Ausgänge q bei s = "11" die gleichen sein wie die Eingänge d as

when "11" =>
temp <= d;
q <= temp;

Daher wird dem Eingang d das Signal temp und dann dem Ausgang q das Signal temp zugewiesen.

Theoretisch sollte so etwas zeigen, dass die Ausgaben q gleich der Eingabe d sind

Ich kann dafür keine Lösung finden oder tatsächlich zeigen alle Modi (s = 00, 01, 10, 11) keine Änderungen in der Ausgabe.

Gibt es etwas, das ich verpasst habe?