Unter welchen Bedingungen muss ein p-FET-Gate eine höhere Spannung (oder negativer) als seine Source haben?

Gibt es eine allgemeine Regel für p-FETs, die erklärt, wann Vg höher (oder negativer) als Vs sein kann? Ich hatte vor einiger Zeit gepostet und eine hilfreiche Person erklärte, ich müsse Vgs höher als Vds halten, da der FET sonst überhitzen oder versagen könnte. Ich glaube, wir haben damals über n-FETs diskutiert, also glaube ich, dass Vgs für einen p-FET negativer sein sollte als Vds. Ist das korrekt?

Zum Beispiel habe ich einen FQP12P10, der für Vgss +/- 30 V ausgelegt ist.

Ich liefere Vg von einer 48-V-Nennquelle (Vhouse) und verwende einen 68K/47K-Spannungsteiler, der je nach Ladezustand der Batterie 16,3 V bis 24,5 V ausgibt (kann im Extremfall 40 V bis 60 V betragen).

Vs wird von einer separaten 12-V-Nennquelle (Vstarter) versorgt, die zwischen 11 V und 15 V variieren kann. Sowohl Vhouse als auch Vstarter haben eine gemeinsame Basis.

Wenn Vhouse auf 48 V nominal liegt, gibt die Schaltung 0 V aus. Wenn Vhouse auf 0 V liegt, gibt es 12 V nominal aus. Das ist, was ich brauche.

Aber anscheinend geht Vhouse während der BMS-Abschaltung tatsächlich auf 6 V, nicht auf 0 V, und es liefert bei 6 V genug Strom, um eine LED mit Strom zu versorgen, also könnte es vermutlich leicht ein p-FET-Gate mit Strom versorgen.

Wenn ich meine Schaltung mit Vhouse bei 6 V teste, scheint sie so zu funktionieren, wie ich es möchte, mit ausgeschaltetem Gate und 12 V am Drain. Aber ich bin mir nicht sicher warum. Ich messe Vg bei 2,4 V und Vs liegt bei seinen üblichen 12 V. Aber ist dieser Zustand in Ordnung oder beschädigt er den p-FET, wie die Person vorgeschlagen hat? (wenn ich sie richtig verstanden habe, was ich möglicherweise nicht habe).

Ich hoffe, dass die Schaltung wie beschrieben in Ordnung ist. Ich habe es stundenlang in diesem Zustand belassen und es gibt keine Erwärmung von Geräten oder ungewöhnliches Verhalten. Die Schaltung treibt nur eine LED und ein anderes Logikgerät an, das bestenfalls ein paar mA verbraucht, sodass der p-FET niemals ernsthaften Strom leitet.

Aber ich bin etwas verwirrt über die Beziehung zwischen Vg, Vs und Vd und wann einer höher (oder negativer) sein muss als der andere. Jede Hilfe wird sehr geschätzt.

Hier ist das grundlegende Schema:

Und hier ist ein Foto des tatsächlichen Prototyps, wenn Vhouse bei 6 V liegt. Das p-FET-Gate ist offensichtlich nicht ausgeschaltet. Das ist eigentlich gut für meine Anwendung, aber ich verstehe nicht warum. Sie können sehen, dass die LED leuchtet, und ich bekomme klare 12 V, die am Drain gemessen werden (weißer Draht, der nach unten läuft, wo die LED sitzt). Bei Anschluss an 48V funktioniert es wie erwartet. Die LED ist aus, Vd ist 0V. Wenn ich den Drucktastentester verwende, um R1 auf Masse zu schließen, leuchtet die LED und es werden 12 V ausgegeben.