Wann muss ich einen Taktpuffer-IC verwenden?

Ich entwerfe eine Schaltung und eine Leiterplatte zum Ansteuern von 7 DACs von einem FPGA. (DAC ist AD9762 )

Wäre es möglich, die Takteingänge aller 7 DACs mit einem einzigen Taktausgang (von einem PLL-Ausgangspin) des FPGA anzusteuern? Oder ist das ein Rezept für eine Katastrophe?

Es wird eine Single Ended Clock mit max. Frequenz von 125 MHz.

Oder sollte ich einen Taktpuffer verwenden, um den Takt vor jedem DAC-Takteingang zu puffern?

Wenn ja, ist dies ein guter Taktpuffer? ( NB3N551 )

Gibt es eine bessere, die ich verwenden kann?

Bearbeiten: Entschuldigung, ich hätte erwähnen sollen: Alle DACs befinden sich auf einer 5 "x 5" -Platine, die über ein kurzes (wenige Zoll) Flachbandkabel mit der FPGA-Platine verbunden ist.

Edit2: Wenn ich die Frage umformulieren kann: Wenn ich mir den Platz und die Kosten der Taktpuffer leisten kann, gibt es potenzielle Nachteile? Oder wäre das der sichere Weg?

Ich bin mit diesen speziellen Chips nicht vertraut, aber das erste, was ich tun würde ("Circuit Design 101"), ist das Datenblatt des Herstellers zu Rate zu ziehen. Was kann die Uhr antreiben und was benötigen die DACs, für den Anfang ... Nachdem ich gelernt habe, was ich daraus machen kann, könnte ich sie in einem Internetforum stellen, wenn ich noch Fragen hätte ...
Wichtige Fragen, um dies zu beantworten: Kann Ihr FPGA ~25 mA von seinem Ausgangspin liefern? Können Sie die DACs nahe (innerhalb von ein paar Zentimetern) am FPGA platzieren, oder haben Sie andere Gründe, die bedeuten, dass Sie sie weit entfernt platzieren müssen? Müssen alle DACs gleichzeitig aktualisiert werden (innerhalb von 1 ns) oder ist es in Ordnung, wenn sie zu leicht unterschiedlichen Zeiten aktualisiert werden?
@mickeyf, wir sind ein Internetforum... Jeep, hast du Probleme mit Jitter zwischen den DAC-Ausgängen?
@mickeyf, das Datenblatt enthält tatsächlich nur wenige Informationen zur Takteingangsschaltung. Ich habe auch einen technischen Support mit dieser Frage gestartet.
@ThePhoton, Gute Punkte. Ich denke, das FPGA kann bis zu 24 mA liefern. Ich hätte auch erwähnen sollen, dass die DACs auf einer Hälfte einer 5 "x 5"-Leiterplatte platziert werden, aber über ein kurzes (wenige Zoll) Flachbandkabel mit dem FPGA verbunden sind. Es ist wünschenswert, die DACs so simultan wie möglich zu aktualisieren, da dies für eine Kommunikationsanwendung ist. Gilt die Schätzung von ~ 25 mA für einen DAC oder für alle 7 DACs?
@Kortuk, das ist noch in der Designphase. Ich habe ein Einkanalsystem, das großartig funktioniert, ich versuche, das System auf 7 Sendeausgänge zu erweitern. Die Minimierung von Jitter hat Priorität.

Antworten (2)

Es gibt kein Problem (außer zusätzlicher Leistung und Kosten), wenn Sie in diesem Design einen Takt-Fanout-Puffer verwenden, aber ich bezweifle, dass Sie ihn tatsächlich brauchen .

Da sich Ihre DACs alle innerhalb von 5 Zoll voneinander befinden, sollten Sie mit einem einzelnen Empfangspuffer am Ende des Flachbandkabels einverstanden sein. Das Fan-Out aus dem Empfangspuffer kann entweder ein Stern mit einer Source-Serien-Terminierung für jede Fanning-Out-Leitung sein, wie in Apalopohapas Antwort, oder eine Daisy-Chain mit einer Split-Terminierung am anderen Ende. Der geteilte Abschluss wäre ein Widerstand gegen Masse und einer gegen Vcc, was ein Thevenin-Äquivalent von R0 zu VCC/2 bereitstellt. R0 würde Ihrer Nennimpedanz der Übertragungsleitung entsprechen, abhängig von Ihrer Gleisgeometrie. Die Verwendung einer charakteristischen Impedanz von 50 Ohm ist üblich, aber Sie sparen Strom, wenn Sie einen höheren Wert wie 75 oder 100 Ohm verwenden.

Bei einem maximalen Abstand von 5 Zoll zwischen DACs würden Sie von bis zu 1 ns Unterschied in den Aktualisierungszeiten zwischen den DACs sprechen, bei einer Abtastperiode von 8 ns. Der Zeitunterschied wäre über Zeit und Temperatur sehr wiederholbar, da er nur von den Spurlängen zwischen den Chips abhängt.

NB Denken Sie daran, dass Sie, egal wie Sie Ihr Taktsignal puffern, auch Ihre Datensignale puffern möchten, um ihre Verzögerung zu verwalten und korrekte Sample & Hold-Zeiten an den DAC-Eingängen beizubehalten.

Vielen Dank. Es ist schwierig, einen Single-Ended-Takt-Fanout-Puffer zu finden. Idealerweise würde ich gerne eine finden, die 1: 8 ist, aber ich habe noch keine. Ich werde wahrscheinlich mit Star Fanout mit Serienterminierung gehen. Für meine Datensignale verwende ich ein 74VHC595-Schieberegister, das sich um die Pufferung kümmert, aber ich werde wahrscheinlich auch eine Reihe von 50 Ohm am Ausgang davon hinzufügen.
Sie können immer "verzögerungsfreie" Taktpuffer verwenden. Cypress war eine gute Quelle für 1:4- und 1:8-Puffer; Ich habe ihre 1: 4-Single-Ended-Modelle bereits für 25-MHz-MII-Schnittstellen verwendet.

Sie können einen R-Ohm-Widerstand (ersetzen Sie R durch die charakteristische Impedanz Ihrer Spur) in Reihe für jeden Clock-Fan-Out "so nah wie möglich" an den Pin im FPGA schalten (und verwenden Sie keinen internen Vorwiderstand, den einige fpgas-Angebot). Auf diese Weise sterben Reflexionen von jedem Knoten, wenn sie zur Quelle zurückkehren, und verursachen keine doppelten Trigger an den anderen Eingängen.

Ich würde mir Sorgen machen, dass das DACS mehr als eine Eingangsimpedanz von 0 Ohm für ein Signal hat, das aufgrund seines Spektralinhalts wahrscheinlich im mittleren oder hohen MHz liegt.
Bei einer TTL/CMOS-Quelle mit Daisy-Chain-Routing ist die Terminierung an Masse keine gute Idee. Ihre Taktquelle müsste im High-Zustand etwa 50 mA liefern. Es ist wahrscheinlich vorzuziehen, einen geteilten Abschluss (Widerstandsteiler) zu verwenden, der ein Thevenin-Äquivalent von 50 (oder 60 oder 70, abhängig von der Leiterbahngeometrie) zu VCC/2 ergibt.
Einverstanden. Ich habe die Daisy-Chaining-Alternative aus der Antwort entfernt.
Gute Idee. Vielen Dank. Ich habe mir das Eval-Board-Schema für den DAC-Chip angesehen und es sieht so aus, als hätten sie einen Vorwiderstand und einen Widerstand gegen Masse an allen digitalen Eingängen und der Uhr. Ich hatte nicht daran gedacht, das hinzuzufügen, aber das ist eine gute Idee.<br/> Leider liefern sie keine Werte, da die Zeilen zu einem Header auf diesem Board gehen. Ich kann später mit Werten herumspielen, aber gibt es eine Möglichkeit, einen guten Näherungswert zu berechnen? Gegebene DACs sind innerhalb von 5 Zoll und Kabel sind ungefähr gleich lang.
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