Warum wird der Längenabgleich mit der Clock-Trace-Länge als Ziellänge durchgeführt?

Die Längenanpassung wird hauptsächlich durchgeführt, um den zwischen den parallelen Datenleitungen/Datenbusbreite erzeugten Versatz zu vermeiden.

Alle Designrichtlinien für Hochgeschwindigkeits-Leiterplatten schlagen vor, eine Längenanpassung mit der Taktspurlänge durchzuführen, da die Ziellänge und die Spurlängentoleranz der Daten-, Adress- und Befehlszeilen in Bezug auf das Taktsignal eingehalten werden müssen. Darf ich den besonderen Grund dafür erfahren?

So wie ich es verstehe, erscheint die Uhr kontinuierlich. Es gibt keinen Datenverlust in der Uhr, daher ist es ein periodisches Signal. Die Daten berücksichtigen die positive Flanke oder die negative Flanke des Takts und es erscheint die Anfangssequenz in der Timing-Wellenform.

Jeder Einblick wäre sehr dankbar.

Ich frage mich nur: Schlagen Sie vor, die Taktleitungen an Daten +- Vielfache der Wellenlänge anzupassen, oder fragen Sie, ob Sie die Anpassung überhaupt weglassen können? Ich habe das erste getan und es ist eine schlechte Idee, aber es hat damals funktioniert, das zweite kann nicht mit Gründen arbeiten, die in aktuellen Antworten angegeben sind.
Ich frage mich auch: Fragst du, warum man überhaupt einen Längenabgleich machen sollte oder warum die Uhr als Referenz genommen wird? Ich meine, vielleicht fragen Sie sich, warum wir nicht irgendeine zufällige Datenzeile als Referenz nehmen oder vielleicht nur eine externe Angabe zur Länge haben?
@VladimirCravero, ich frage, warum die Uhr anstelle von zufälligen Datenleitungen als Referenz verwendet wird.

Antworten (2)

Daten werden in Bezug auf das Taktsignal gesendet.

Die Daten müssen vor der Taktflanke (Setup-Zeit) und nach der Taktflanke (Haltezeit) stabil sein.

Wenn die Uhrverdrahtung im Vergleich zu den Daten zu lang ist, erscheint die Uhr zu spät, um innerhalb der Haltezeitspezifikationen zu liegen, und wenn die Datenverdrahtung im Vergleich zur Uhr zu lang ist, erscheint die Uhr zu früh, um innerhalb der Setup-Zeitspezifikationen zu liegen.

Jedes einzelne Signal wird in Bezug auf die Uhr beobachtet; dh was für den Empfänger wichtig ist, um alle parallelen Signale genau zum richtigen Zeitpunkt "abzutasten", +- der zulässige Versatz.

Beispiel: Angenommen, wir haben einen Bus, bei dem der zulässige Versatz +-50 ps beträgt, sodass der Empfänger die Signale immer noch nahe an ihrem Maximum erhält, wenn er an der steigenden Taktflanke abtastet.

Nun, es hilft nicht wirklich, wenn alle Signale +-50 ps zueinander oder sagen wir zum ersten Datensignal haben – wenn data[19] +40 ps Verzögerung zu data[0] und data[0] hat ] eine Verzögerung von +20 ps zum Takt hat, dann hat data[19] eine Verzögerung von +60 ps zum Takt und wird einfach nicht zur richtigen Zeit abgetastet.

Warum wird der Längenabgleich mit der Clock-Trace-Länge als Ziellänge durchgeführt?
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