Ich weiß, dass es viele Logikfamilien gibt, von der alten RTL bis zu LVC, aber welche ist die gebräuchlichste?
Können Sie auch die Gründe erläutern?
Außerdem wollte ich wissen: Welches ist das Schnellste und welches hat den geringsten Stromverbrauch?
Silizium ist das am häufigsten verwendete Substrat, da es aus Sand hergestellt wird, billig und einfach ist (wächst sein eigenes Oxid). Es stellt auch großartige FETs her, die in einer digitalen Umgebung auf natürliche Weise CMOS-Logik bilden.
Die Gründe, warum CMOS in Silizium verwendet werden:
CMOS eignet sich hervorragend für moderne CPUs und ist mit ziemlicher Sicherheit die am weitesten verbreitete Logikfamilie, insbesondere im unteren nm-Bereich (22 nm, 14 nm, 10 nm). Es gibt viele Gründe, die dafür sprechen, dass dies wahr ist:
Dynamische Logik (verschiedene Implementierungen) wird üblicherweise für Speicher/Caches verwendet.
Die schnellste hängt stark vom Design und dem Prozess ab. Ist es zum Beispiel eher Routing-begrenzt oder Gate-beschränkt? Wenn Sie damit durchkommen (mehr Tor begrenzt), wird die Dominologik höchstwahrscheinlich schneller sein. Wenn die Verkabelung begrenzt ist, erzwingen Sie die Konvertierung der Routing-Überlastung in Dominologik, da jedes Gate jetzt ein zusätzliches Taktsignal benötigt. In diesem Fall sollten Sie sich also für Mono-Static Skewed CMOS entscheiden. Dies ist wie CMOS, aber nur für eine einzelne Flanke verzerrt. Typischerweise wird die Logik für beide Polaritäten dupliziert und mit einem SR-Latch erfasst. Dies erhöht die Fläche und Leistung, kann aber eine bessere Geschwindigkeit bieten.
Außerdem ist die Transmission-Gate-Logik in vielen Fällen schneller, insbesondere für Multiplexer/Demultiplexer und das High-Z-Element in Flip-Flops. Dies ist technisch gesehen keine CMOS-Logik, ist aber zu diesem Zeitpunkt bei modernen CPUs, insbesondere Datenpfaden, ziemlich allgegenwärtig. Je nachdem, wen Sie fragen, können einige diese CMOS-Logik in Betracht ziehen.
Für weniger Stromverbrauch denke ich immer noch, dass CMOS wahrscheinlich verwendet werden würde. Wenn die Verzögerung kein Problem darstellt, können Sie schwächere Gates verwenden, um den Leckstrom zu reduzieren, oder die FETs stapeln. Oder verwenden Sie Clock / Power Gating, aber dies ist eher eine Technik und weniger eine Logikfamilie.
soosai steven
Benutzer105652
jbord39
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