Was passiert eigentlich, wenn beide 1 Eingang in der RS-Flip-Flop-Schaltung gegeben sind (physikalische Änderung)?

Dies ist ein RS-Flip-Flop aus NOR-Gattern

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Wir stellen fest, dass beide Tore symmetrisch sind, sodass Sie nicht herausfinden müssen, was beide Tore tun.

Jedes Gatter ist im Grunde eine ODER-Funktion, die einen Ausgang WAHR erzeugt, wenn einer oder beide Eingänge WAHR sind. Wenn R '1' oder TRUE ist, dann ist der Ausgang TRUE. Es ist ein invertierter Ausgang, also ist der Ausgang TRUE '0'.

Da ist also deine Antwort. Wenn bei einem NOR-basierten Flip-Flop sowohl R als auch S '1' sind, sind beide 'Q'-Ausgänge '0'. Perfekt vorhersehbar.

Kein Problem, es sei denn, Sie bestehen darauf, dass die Qs sich gegenseitig ergänzen. Sie sind, wenn mindestens eines von R und S '0' ist, der normale oder erwartete Betriebsmodus des Flip-Flops.

Wenn Sie die falsche Annahme machen, dass die Ausgänge immer Komplemente zueinander sind, dann verletzt der Zustand R,S='1' diese Annahme. Wenn Sie der Logik folgen würden, die im Grunde besagt, wenn Qa==Qb, dann zünden Sie die Weltuntergangsbombe, könnten die Folgen sehr ernst sein. Aber die NOR-Gatter sind vollkommen glücklich und machen genau ihre Logik ohne Probleme.

Wo das Leben unvorhersehbar wird , ist, wenn wir R und S gleichzeitig auf „0“ zurücksetzen, nachdem sie beide auf „1“ waren. Sie 'rasen' zurück zu einem '01'-Ausgang, wobei der Gewinner zuerst auf '1' kommt, während der andere sich mit '0' zufrieden gibt.

Im Idealfall gleicher Verzögerungen ist es unvorhersehbar, wer gewinnt. Angesichts der Wahrscheinlichkeit kleiner Unterschiede in der Verzögerung entweder in den Gattern selbst oder in der Logik, die die R- und S-Eingänge antreibt, wird man dazu neigen, immer zu gewinnen.

Im unwahrscheinlichen Fall von sehr genau ausgeglichenen Verzögerungen können die Ausgänge metastabil werden, d. h. beide Ausgänge gehen auf eine mittlere Spannung und bleiben für eine unvorhersehbar lange Zeit so, was ihre Nennlaufzeit um einen Faktor von mehreren überschreiten könnte .

Solange R und S beide 1 sind, sind sowohl Q als auch Q' 0. Wenn einer von R oder S vor dem anderen auf 0 zurückfällt, beginnt das Flip-Flop wieder normal zu funktionieren.

Aber wenn R und S gleichzeitig auf 0 zurückfallen, werden sowohl Q als auch Q' 1 sein. Aber Q und Q' werden als zweites R und S in das Flip-Flop zurückgeführt, wodurch der Vorgang wiederholt wird.

Das Flip-Flop kann aufgrund der Ausbreitungsverzögerung zwischen Q = Q' = 0 und Q = Q' = 1 zu oszillieren beginnen, bis/es sei denn, es gibt eine gewisse Drift, die es schließlich in einen gültigen Zustand verriegeln lässt. Oder es könnte ein Gleichgewicht finden, bei dem sowohl der NMOS- als auch der PMOS-Transistor teilweise leitend sind, dh er brennt.

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Die einfache Antwort ist, dass niemand echte SR-Flip-Flips beim Codieren von HDL-Designs für FPGAs oder ASICs verwendet, da es sich um eine asynchrone Schleife handelt und den Logiksimulator mit einer unendlichen Rekursionsschleife blockiert. Stattdessen emulieren sie ein SR-Flip-Flop, indem sie auf ein D-Flip-Flop schließen, das mit einer einfachen Zustandsmaschine verbunden ist. In diesem Fall liegt es an Ihnen, wie Sie den nächsten Zustand implementieren, wenn S & R gleichzeitig geltend gemacht werden.

Natürlich gilt das Obige nicht, wenn Sie ein "echtes" SR-Flip-Flop aus TTL-Gattern auf einem Steckbrett bauen oder Transistoren direkt miteinander verbinden, um Logikgatter zu bauen.

Nein, es ist so einfach, wie die Ergebnisse unvorhersehbar sein werden. Das ist es. Und es muss vermieden werden, nur weil wir keine Unsicherheiten in unserer Logik haben. Tatsächlich schaltet JK-Latch (nicht JK-Flipflop, trotz vieler Konflikte zwischen den Definitionen von Latch und Flipflop habe ich ungetaktete Geräte als Latch bezeichnet) kontinuierlich zwischen Eins und Null um, wenn seine beiden J- und K-Eingänge mit einer Zeitverzögerung gleich der Ausbreitung hoch gehalten werden Verzögerung des Riegels. (Ich bezweifle immer noch, ob JK Latch in der realen Welt praktisch existiert, weil ich keine praktische Bedeutung darin sehe, aber eines meiner Bücher erwähnte es (und das Buch gilt als ziemlich Standard) und lieferte auch Ausgangswellenformen, also erwähnte ich es. )

Da JK-Latch nur ein RS-Latch mit Rückkopplung ist, glaube ich nicht, dass das Halten beider Eingänge auf High das Gate physisch beschädigt. Wenn Sie anders denken, verursacht dies keinen übermäßigen Stromfluss, sodass es keine Energiequelle für Wärme gibt, sodass ich nicht glaube, dass das Gate durchbrennt. Ein Diagramm, das die interne Schaltung eines bestimmten Gates zeigt, kann meine Antwort jedoch abschließen.