Das 10 Gigabit Media Independent Interface ( XGMII ) ist ein Schnittstellenstandard, der 72 Datenpins für RX und TX verwendet. Soweit ich weiß, sind von diesen 72 Pins nur 64 tatsächlich Daten, die restlichen 8 dienen der Fehler- und Flusskontrolle.
Ich konnte nicht herausfinden, was genau diese 8 Pins sind und wie sie gesteuert werden sollten. Ich erwäge, ein XGMII-Verilog-Treibermodul zu schreiben, kann aber die entsprechende Spezifikation nicht finden.
Was sind die 8 RX- und TX-Steuerpins für XGMII? Wo finde ich eine Spezifikation? (Gibt es öffentlich verfügbare XGMII-Verilog-Implementierungen?)
Die Spezifikation für XGMII befindet sich in Abschnitt 46 von IEEE 802.3, der auf Seite 187 dieses PDF beginnt .
802.3-2008_section4.pdfSie sollten sich die Opencores 10G-Module ansehen, um herauszufinden, wie man sie implementiert. Sie können sich auch das Datenblatt von TI zu XAUI-Modulen ansehen (www.ti.com/product/tlk3138). Auf dem Xilinx FPGA verbinden Sie einfach vier Raketen-I/Os mit den XAUI-Modulen. Außerdem kursieren im Internet einige PDFs über den 10G-Standard. Ich glaube, die zusätzlichen Pins werden vom Management verwendet. Geben Sie 10G MDIO in Google ein; Es gibt einen Opencores-Bericht, der dies beschreibt ( http://opencores.org/websvn,filedetails?repname=ethmac10g&path=%2Fethmac10g%2Ftags%2FV10%2F10G+Ethernet+MAC+System+Design.doc ). Ich helfe eigentlich bei der Entwicklung des 10G-Kerns, aber das ist über 5 Jahre her.
Tobi Lawrence
Tobi Lawrence