Wie funktioniert CLKOUT auf dem LTC2323-12 ADC im „High-Speed“-Geschwindigkeitsmodus?

Der andere Weg wird als "hohe Geschwindigkeit" beschrieben, die "die Timing-Anforderungen für das FPGA erleichtern kann" (würden Sie das für mich klären?), Diese letzte Methode erfolgt durch das CLKOUT-Signal, das scheinbar eine Uhr ist, die herauskommt des ADC, der mit den ADC-Ergebnissen aus dem SDO-Port übereinstimmt (oder zwischenspeichert). Ist das korrekt? Habe ich es richtig verstanden?

Ja, das ist richtig. Ihr Datenempfänger kann CLKOUT verwenden, um die vom ADC kommenden Daten zwischenzuspeichern. Das CLKOUT-Signal und der Datenausgang können durch PCB-Spuren verzögert werden, die das FPGA (Empfänger) speisen, und wenn beide am ADC erzeugt und im Allgemeinen über ähnliche Pfade zum FPGA geleitet werden, bleiben sie synchron, egal ob es sich um Millimeter oder mehrere Zentimeter handelt zwischen ADC und FPGA.

Die SCK-Leitung kommt von Ihrem FPGA, und wenn sie zum Einklinken Ihrer digitalen Daten verwendet wurde, gibt es eine Taktverzögerung beim ADC und eine Verzögerung beim Zurückkommen der Daten, und dies kann (auf längeren PCB-Spuren) bedeuten, dass Sie gewinnen. t saubere Daten speichern.

Also muss ich das FPGA-Modul entwerfen, um das CNV-Startsignal auszugeben, es dann für TCNVH-Nanosekunden behalten, es dann freigeben und dann einfach warten, bis ADC AUTOMATISCH das erste CLKOUT sendet, damit ich es registrieren und 11 weitere zählen kann dieser CLKOUT, während ich die SDO-Daten bei jedem dieser CLKOUT-Zyklen an meine eigenen Register weitergebe?

Ja, um eine optimale Hochgeschwindigkeitsleistung auf längeren Leiterbahnen zu erzielen.

Dann muss ich nach den letzten 14 CLKOUT-Takten einen Zähler entwerfen, der ein gültiges Signal auslöst, das einen weiteren Zähler von TDSCKLCNVH Nanosekunden startet

Ja, gemäß dem obigen Timing-Diagramm (dem ich auch ein paar Mindesttimings hinzugefügt habe).

Dieses Gerät erfordert einen ziemlich schnellen Schnittstellentakt für eine dauerhafte Leistung von 5 MS/s.

Ich reproduziere das Zeitdiagramm, damit ich es durchsprechen kann:

CNV (wie Sie richtig sagen) löst eine Konvertierung aus und muss lange genug hoch gehalten werden, damit die internen Sampler das Signal erfassen können. 35 ns in diesem speziellen Fall.

Sie müssen dann die SCK-Ruhezeit abwarten, bis die CNV niedrig wird (10 ns), bevor Sie SCK zum ADC treiben.

Sie müssen SCK dann 14 Mal fahren, um die Daten herauszubewegen; Der Schlüssel hier ist, dass CLKOUT eine Ausgabeversion Ihres SCK ist, die an den Ausgabedaten ausgerichtet ist , sodass Sie sich nicht um Zeitverschiebungen bei der Rundreise kümmern müssen.

Sie müssen SCK zum ADC treiben; Wenn Sie ziemlich schnell fahren, wird Ihr Ausgangs-SCK bei T0 irgendwann T0 + x am ADC ankommen und die Daten werden bei T0 + 2x + Datenverzögerung bei Ihnen zurückkommen, und Ihr FPGA kann durchaus ungültige Daten erhalten.

Wenn Sie sich das Datenblatt genau ansehen, erscheint Data Out auf den ADC-Pins spätestens 2 ns nach SCK in und CLKOUT wird nicht früher als 2,5 ns nach SCK angezeigt.

Das bedeutet, dass der empfangene Takt (unter der Annahme übereinstimmender Spurlängen) frühestens 500 ps nach den Daten vom ADC zurückkommt ; das liegt wahrscheinlich leicht innerhalb der Einrichtungszeit Ihrer Eingabe (dies könnte verwendet werden, um eine Timing-Closure-Regel zu bilden).

(Ich musste Softwarespiele mit einigen der LTC ADC-Schnittstellen spielen, da sie gelegentlich etwas ungewöhnlich sein können.)