Wenn man das Datenblatt und das LPC17xx-Benutzerhandbuch durchgeht, ist es ziemlich offensichtlich, wie man die verschiedenen Taktungsoptionen für den peripheren Taktteiler auswählt, dh:
00 PCLK_peripheral = CCLK/4
01 PCLK_peripheral = CCLK
10 PCLK_peripheral = CCLK/2
11 PCLK_peripheral = CCLK/8, except for CAN1, CAN2, and CAN filtering when “11” selects = CCLK/6.
Was jedoch nicht offensichtlich ist, ist, wie sich verschiedene Taktraten auf die Wandlungszeit (oder Einschwingzeit) des DAC-Ausgangs auswirken. Würde CCLK/8 im Vergleich zu CCLK/2 zu längeren Einschwingzeiten führen?
Falls es keine solche Beziehung gibt und die Umwandlungs-/Einschwingzeit nur vom DAC BIAS-Bit (DACR[16]) abhängt, warum haben die Entwickler dann überhaupt diese Option zur Auswahl zwischen verschiedenen Taktquellen gegeben?
Bitte verzeihen Sie mir, wenn ich etwas frage, das einfach offensichtlich ist. ARM ist für mich eine neue Architektur und ich habe die verfügbare Literatur durchsucht. Ich habe mir auch einige Tutorials angesehen, aber die Frage blieb immer noch unbeantwortet.
Prozessor: LPC1768
Ich denke, ich verstehe jetzt den Grund, warum die Designer dem DAC-Modul einen programmierbaren Peripherietakt zur Verfügung gestellt haben.
Es ist für Fälle verwendbar, in denen wir das DMA-Modul verwenden möchten, um Daten an das DAC-Modul zu liefern. Der periphere Takt wird einem Zähler (beschreibbar über das DACCNTVAL-Register) zugeführt, der einen Hardware-Interrupt (INT_DMA_REQ) erzeugt, der vom DMA-Modul zum Quellen von Daten verwendet werden kann.
Das Bereitstellen einer peripheren Uhr mit programmierbarem Preskalar zusammen mit einem programmierbaren Zähler hilft also, alle Arten von Aktualisierungsraten zu erreichen.
Analogsystemerf
Bhavneet Singh Bajwa