Wie kann ich die Gate-Kapazität messen?

Diese Antwort befasst sich nicht mit der Messung von FET$C_{\text{iss}}$, weil es keinen wirklichen Wert darin gibt, dies zu tun. Da die Kapazität ein so wichtiger FET-Parameter ist, geben die Hersteller auf jedem Datenblatt Kapazitätsdaten an, die in fast jeder Situation aussagekräftig sind. (Wenn Sie ein Datenblatt finden, das keine vollständigen Daten zur Kapazität enthält, verwenden Sie diesen Teil nicht.) Angesichts der Daten im Datenblatt ist der Versuch, die Gate-Kapazität selbst zu messen, ein bisschen so, als würde man versuchen, ein Bild von Yosemite zu machen während Ansel Adams da ist, um Ihnen das Bild zu geben, das er gemacht hat.

Es lohnt sich, die Eigenschaften von zu verstehen$C_{\text{iss}}$, was sie bedeuten und wie sie durch die Schaltungstopologie beeinflusst werden.

Fakten über$C_{\text{iss}}$, die Sie bereits kennen

• $C_{\text{iss}}$=$C_{\text{gs}}$+$C_{\text{gd}}$
• $C_{\text{gs}}$ist ein nahezu konstanter Wert, weitgehend unabhängig von Betriebsspannungen.
• $C_{\text{gs}}$hat nichts mit dem Miller-Effekt zu tun und ist nicht daran beteiligt.
• $C_{\text{gd}}$ist stark umgekehrt abhängig von$V_{\text{ds}}$, und kann sich im gesamten Betriebsspannungsbereich leicht um eine Größenordnung ändern.
• $C_{\text{gd}}$ist die parasitäre Ursache des Miller-Effekts.

Die Interpretation dieser scheinbar einfachen, aber subtilen Tatsachen kann schwierig und verwirrend sein.

Wilde und unbegründete Behauptungen bzgl$C_{\text{iss}}$- Für die Ungeduldigen

Der Effektivwert von$C_{\text{iss}}$Wie es sich manifestiert, hängt von der Schaltungstopologie ab oder davon, wie und womit der FET verbunden ist.

• Wenn der FET mit einer Impedanz in der Source, aber ohne Impedanz im Drain in Schaltung geschaltet ist, was bedeutet, dass der Drain mit einer im Wesentlichen idealen Spannung verbunden ist,$C_{\text{iss}}$wird minimiert.$C_{\text{gs}}$praktisch verschwindet, wobei sein Wert durch die FET-Steilheit dividiert wird$g_{\text{fs}}$. Diese Blätter$C_{\text{gd}}$den scheinbaren Wert zu dominieren$C_{\text{iss}}$. Sind Sie skeptisch gegenüber dieser Behauptung? Gut, aber keine Sorge, es wird sich später als wahr herausstellen.

• Wenn der FET im Schaltkreis mit einer Impedanz im Drain und einer Impedanz von Null in der Source angeschlossen ist,$C_{\text{iss}}$maximiert ist. Voller Wert von$C_{\text{gs}}$wird offensichtlich sein, plus$C_{\text{gd}}$wird multipliziert mit$g_{\text{fs}}$(und Drain-Impedanz). Daher$C_{\text{gd}}$wird dominieren$C_{\text{iss}}$(erneut), aber dieses Mal könnte es je nach Art der Impedanz im Drain-Schaltkreis unglaublich massiv sein. Hallo Millerplateau!

Die zweite Behauptung beschreibt natürlich den häufigsten Anwendungsfall für hart geschaltete FETs und ist das, worüber Dave Tweed in seiner Antwort spricht. Es ist ein so häufiger Anwendungsfall, dass Hersteller universell Gate-Charge-Diagramme davon veröffentlichen, zusammen mit Schaltungen, die zum Testen und Bewerten verwendet werden. Es ist der schlimmstmögliche Maximalfall für$C_{\text{iss}}$.

Die gute Nachricht für Sie hier ist, dass Sie sich keine Sorgen um das Miller-Plateau machen müssen, wenn Sie Ihren Schaltplan genau gezeichnet haben , da Sie den Fall der ersten Behauptung mit minimal haben$C_{\text{iss}}$.

Einige quantitative Details

Lassen Sie uns eine Gleichung von ableiten$C_{\text{iss}}$für einen FET, der wie in Ihrer Schaltung angeschlossen ist. Verwendung eines Kleinsignal-AC-Modells für einen MOSFET wie das 6-Elemente-Modell von Sze:

^{Simulieren Sie diese Schaltung – Mit CircuitLab erstellter Schaltplan}

Hier habe ich die Elemente für verworfen$C_{\text{ds}}$,$C_{\text{bs}}$(Massenkapazität) und$R_{\text{ds}}$(Drain to Source Leakage), weil sie hier nicht benötigt werden und die Dinge nur verkomplizieren. Finden$Z_g$:

$\frac{V_g}{I_g}$=$\frac{g_{\text{fs}} R_{\text{sense}}+1}{s \left(C_{\text{gd}} \left(g_{\text{fs}} R_{\text{sense}}+1\right)+C_{\text{gs}}\right)}$ $\frac{\frac{s C_{\text{gs}} R_{\text{sense}}}{g_{\text{fs}} R_{\text{sense}}+1}+1}{\frac{\text{Cgs} s C_{\text{gd}} R_{\text{sense}}}{C_{\text{gd}} \left(g_{\text{fs}} R_{\text{sense}}+1\right)+C_{\text{gs}}}+1}$

Nun, der zweite Bruchterm macht nichts, bis die Frequenz deutlich über 100 MHz liegt, also behandeln wir ihn einfach als Eins. Damit bleibt der erste Teilterm, der Integratorterm, der die kapazitive Impedanz ist. Dann neu anordnen, um das Effektive zu erhalten$C_{\text{iss}}$das passt zur Topologie:

$C_{\text{iss_eff}}$=$\frac{C_{\text{gd}} \left(g_{\text{fs}} R_{\text{sense}}+1\right)+C_{\text{gs}}}{g_{\text{fs}} R_{\text{sense}}+1}$oder$\frac{C_{\text{gs}}}{g_{\text{fs}} R_{\text{sense}}+1}+C_{\text{gd}}$

Beachten Sie das hier$C_{\text{gs}}$wird geteilt durch$g{\text{fs}}$(und$R_{\text{sense}}$) , daher durch Transkonduktanz verdeckt, und$C_{\text{gd}}$wird unverändert hinzugefügt. Auch wenn$R_{\text{sense}}$= 0,$C_{\text{iss}}$=$C_{\text{gs}}$+$C_{\text{gd}}$.

Für einen IRF530N bei$V_{\text{ds}}$= 25 V,$C_{\text{gs}}$= 900 pF,$C_{\text{gd}}$= 20 pF,$g_{\text{fs}}$= 20S:$C_{\text{iss_eff}}$= 63 pF. LM358 mit 63pF Belastung landet bei ca$35^{\circ }$Phasenrand ... nicht schwingend, aber ziemlich klingelnd.

Aber falls$V_{\text{ds}}$wo auf 3V fallen,$C_{\text{gd}}$würde auf ~ 200 pF ansteigen (Abb. 5 im Datenblatt) und$C_{\text{iss_eff}}$auf 243 pF erhöhen. Und bei Verwendung eines LM358 OpAmp mit einer Open-Loop-Ausgangsimpedanz von ~ 2 kOhm bei der Übergangsfrequenz erweist sich dies als Problem.

Schauen wir uns die Antwort an. Ich werde hier ein Nichols-Diagramm verwenden, da dies gleichzeitig die Open-Loop- und Closed-Loop-Antwort zeigt.

Hier ist das geradlinige Gitter die offene Schleife, während die Konturlinien die geschlossene Schleife zeigen (grüne Konturen für den Betrag in dB und graue Konturen für die Phase). Die blaue Kurve ist$V_{\text{ds}}$von 25 V, und am Übergangspunkt (am roten Punkt - 502 kHz) ist der Phasenabstand tatsächlich vorhanden$35^{\circ }$, und Spitzenwert bei geschlossener Schleife von etwa 5 dB.

Die violette Kurve ist für$V_{\text{ds}}$von 3 V, und die entsprechende Open-Loop-Phasenspanne ist ~$-3^{\circ }$. Schauen Sie sich für die geschlossene Schleife den Aufstieg des Mount Nichols an, die Kurve nagelt ziemlich genau den Gipfel fest, der idealerweise einem unendlichen Gipfel entsprechen würde. Das wird natürlich nicht passieren, aber das System wäre instabil.

Es ist keine Überraschung, dass das Hauptproblem hier die Open-Loop-Ausgangsimpedanz des LM358 ist. Selbst bei einer FET-Schaltungstopologie, die minimale Ausprägung hat$C_{\text{iss_eff}}$, der LM358 ist nicht ausreichend. Ein Verstärker mit einer offenen Schleifenimpedanz von 50 Ohm oder weniger und einem Phasenabstand größer als$75^{\circ }$würde wahrscheinlich die Stabilitätsprobleme lösen.

Die Gate-Kapazität eines MOSFET ist ein komplizierteres Thema, als viele Leute glauben. Sie hängt sehr stark von den Betriebsbedingungen des Gerätes ab. Das macht Sinn – die Kapazität, von der wir sprechen, hat das Gate selbst als eine Platte, die eine feste physikalische Struktur ist, aber die andere „Platte“ besteht nicht nur aus den Source-, Drain- und Substratstrukturen in der Nähe, sondern auch aus den fließenden Ladungsträgern im Source-to-Drain-Kanal, und ihre Konzentration variiert erheblich.

Um einen Einblick zu erhalten, sehen Sie sich Abbildung 6 im IRF530N-Datenblatt (unten wiedergegeben) an, die die Gate-Ladung als Funktion der Gate-Source-Spannung zeigt. Die Definition von Kapazität ist$\frac{\Delta charge}{\Delta voltage}$, so wie dieses Diagramm ausgelegt ist, ist die effektive Gate-Kapazität die Umkehrung der Steigung der Kurve an einem bestimmten Punkt.

Die$C_{ISS}$Wert wird gemessen an$V_{GS}$= 0 V, entspricht also der Steigung in der unteren linken Ecke des Diagramms. Beachten Sie jedoch, wie der Graph in der Nähe der Schwellenspannung abflacht – diese reduzierte Steigung weist auf eine viel größere effektive Kapazität (ungefähr 10 ×) an diesem Arbeitspunkt hin. Und noch wichtiger ist, dass dies genau der Punkt ist, an dem Ihre Stromreglerschaltung arbeitet.

Um also die Lastkapazität Ihres Operationsverstärkers vollständig zu charakterisieren, müssen Sie den MOSFET auf die in Abbildung 13 gezeigte Weise mit geeigneten Vorspannungen an Gate und Drain testen.

Sie können die Source erden, den Drain an die gewünschte Vorspannung anschließen (mit einem großen Kondensator - möglicherweise 1 uF Keramik) über Drain-Source) und die Gate-Kapazität direkt mit einem batteriebetriebenen Messgerät oder einer LCR-Brücke messen. Das Vishay-Datenblatt sagt etwa 0,7 nF bei 30 V und 1 nF bei 2 V Vds (für Ciss).

Wenn Sie kein C-Meter haben, kann eine recht kleine Rechteckwelle (vielleicht 0,5 Volt) über einen geeigneten Widerstand (vielleicht 1K) an das Gate angelegt werden, und Sie können die Lade-/Entladezeiten auf 1/e mit a beobachten Oszilloskop (x10-Sonde) und subtrahieren Sie dann die Sondenkapazität des Oszilloskops.