Ich habe versucht, eine Frequenzvervielfacherschaltung zu entwerfen, die mit PLL Frequenzen aus dem MHz-Bereich in einen Bereich von wenigen GHz übersetzen kann. Aber ich kann nicht herausfinden, wie ich den Frequenzteilerblock erstellen soll, da der Wert von n, durch den er geteilt werden muss, im Faktor 100 liegt.
Einfaches Teilen durch 2 Frequenzen kann mit Flip-Flops durchgeführt werden, aber ich denke, diese in der Größenordnung von 10 zu kaskadieren, ist möglicherweise nicht die Lösung für dieses Problem.
Nachdem ich einige weitere Stellen online nachgeschlagen habe, habe ich festgestellt, dass es diese programmierbaren Teilerblöcke gibt, aber ich kann nicht herausfinden, wie diese funktionieren oder wie man sie gestaltet.
Sind die programmierbaren Teilerblöcke also die einzige Option (wenn ja, wie entwerfen Sie sie?) Oder gibt es eine andere alternative Lösung?
Unter der Annahme einer maximalen Frequenz von ~4 GHz könnten Sie drei dieser x4 ECL-Teilerchips (SY10100EP33V) mit einem Teilungsverhältnis von insgesamt 4x4x4=64 kaskadieren. Sie sind nicht programmierbar und daher einfach zu bedienen, genau wie Flip-Flops. Genug, um die Frequenz auf überschaubarere ~63 MHz zu bringen.
Eine weitere Teilung kann dann mit einem einfachen Binärzähler einer gängigen Logikfamilie wie dem 74HC4060 erreicht werden, der bei einer Stromversorgung von 5 V bis zu ~80 MHz sicher arbeiten kann. Es hat einen internen 14-Stufen-Zähler, so dass es durch einen maximalen Faktor von 2^14=~16.000 dividieren kann, genug, um die Division auf jede gewünschte niedrigere Frequenz durchzuführen.
Natürlich müssen Sie möglicherweise eine geeignete Schnittstellenschaltung zwischen diesen ECL-Chips und dem HC-Zähler entwerfen: Die Logikpegel sind möglicherweise nicht durch direkte Verbindung kompatibel, studieren Sie die Datenblätter sorgfältig. Wie auch immer, der "4060"-Zähler ist auch in anderen CMOS-Familien (AC, LV usw.) ein ziemlich häufiger Teil, sodass Sie nach analogen Teilen suchen können (z. B.: 74LVC4060, 74AC4060 usw.) und sehen, ob ihre Logikpegel besser geeignet sind zum direkten Anschluss an ECL-Ausgänge.
Der Teil der PLL, der die GHz-Frequenz von Ihrem VCO auf eine besser handhabbare Frequenz (weniger als 100 MHz oder so) herunterteilt, wird als Prescaler bezeichnet.
Für die GHz-Frequenz benötigen Sie eine spezielle Logik, die schnell genug ist, dies ist normalerweise ECL (Emitter Coupled Logic) oder CML (Current Mode Logic). Eigentlich ist die Architektur von ECL und CML gleich, ECL ist eine Variante von CML und wenn Sie es in CMOS implementieren, gibt es keine Emitter, also heißt es CML.
Obwohl es möglich ist, mit CML einen Frequenzteiler von beispielsweise einem Faktor 500 zu bauen, wird dies fast nie getan, da es sehr leistungsineffizient ist. Was also üblicherweise gemacht wird, ist, dass nur ein Teil des Teilers in CML ist und der Rest Standardlogik (CMOS) wäre.
Üblicherweise haben diese Frequenzteiler einen programmierbaren Teilerfaktor, so dass bei festem Referenztakt der PLL verschiedene Frequenzen im GHz-Bereich eingestellt werden können.
Es ist hier nicht der Ort, auf dieses umfangreiche Thema näher einzugehen. Glücklicherweise wurden viele ausgezeichnete Bücher über HF-PLLs und Synthesizer geschrieben. Eines, das ich empfehlen würde, ist "Architectures for RF Frequency Synthesizers" von Cicero Vaucher.
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