Ich habe eine Frage zum Körpereffekt von MOS-Transistoren. Wie wird insbesondere der Körpereffekt in PMOS eliminiert (indem Bulk mit Source verbunden wird), während diese ähnliche Technik bei NMOS nicht dasselbe bewirkt?
Die Antwort auf diese Frage wird gegeben von: http://www.onmyphd.com/?p=body.effect Es besagt, dass PMOS als N-Well hergestellt wird, so dass solche PMOS physisch voneinander getrennt sind (getrennt voneinander gut), so dass Sie Bulk to Source mit jedem von ihnen einzeln verbinden können. Andererseits teilt sich NMOS ein gemeinsames Substrat. Wenn Sie also Source und Bulk verbinden, müssen Sie dies für alle NMOS tun.
Ich sehe jedoch immer noch nicht, warum dies in NMOS überhaupt Probleme verursachen wird.
Es funktioniert, wenn die Quelle auf dem gleichen Potential wie das Substrat liegt. Aber nicht alle NMOS-Transistoren haben ihre Sources mit dem Substrat verbunden. Manchmal werden sie in Reihe geschaltet, wobei der unterste mit dem Substrat verbunden ist, und dann wird der Drain mit der Source des nächsten Transistors geteilt und so weiter. Es ist auch möglich, ein NMOS in einem Übertragungsgatter zu verwenden. Bei dieser Konfiguration sind sowohl Source als auch Drain mit Signalen verbunden und können nicht mit dem Substrat verbunden werden.
Außerdem erhöht das Verbinden des PMOS gut mit der Quelle die Kapazität zwischen der Quelle und dem Substrat erheblich, was ein wichtiger Faktor für die Geschwindigkeit sein könnte.
Anders betrachtet wird ein herkömmlicher Bulk-CMOS-Prozess auf einem P-Typ-Wafer aufgebaut. Dadurch können NFETs ohne "zusätzliche" Schritte direkt in das Substrat eingebaut werden. Um PFETs in derselben Schaltung zu erhalten, müssen sie N-Typ-Wannen zum Substrat hinzufügen. Da es sich bei diesem Brunnen um ein zusätzliches Feature handelt, können Sie ihn an beliebiger Stelle platzieren. Es bildet eine Diode zum Substrat (N-Typ-Wanne zu P-Typ-Substrat), die in Sperrichtung vorgespannt (aus) ist, solange die Wannenspannung positiv ist. Dies ist eine der einfachsten Möglichkeiten zur Herstellung eines CMOS-Prozesses.
Die Auswirkung ist, dass je höher Ihre NFET-Source-Spannung (relativ zum Substrat) ist, desto niedriger Ihr Drain-Strom für eine bestimmte Vgs ist. Für die digitale CMOS-Logik wird dies oft vernachlässigt, da eine "Ein"-Kette eine kleine Bulk-Source-Spannung haben wird. Die meisten digitalen Gatter, die ich gesehen habe, verwenden aus Platz- und Leistungsgründen nur eine gemeinsame N-Wanne für die PFETs. In linearen Schaltungen wie einem Kaskodenverstärker oder einem Differenzpaar werden Sie diesen Effekt allmählich sehen, aber er hängt auch davon ab, wie empfindlich der Prozess auf Bulk-Spannungen reagiert.
Es gibt Möglichkeiten, diese Einschränkung für NFETs zu umgehen. Eine Möglichkeit besteht darin, das gemeinsame Substrat vollständig zu eliminieren, wie dies bei Silicon On Insulator (SOI) der Fall ist. Eine andere Möglichkeit, dies zu tun, besteht darin, den NFET in einem Brunnen zu haben. Dies kann in einem Prozess erfolgen, bei dem eine vergrabene Schicht (oder Wanne) vom N-Typ hinzugefügt wird, um eine Isolationsmulde bereitzustellen. Es gibt wahrscheinlich auch andere Möglichkeiten, das Problem anzugehen.
Aus dem Originalbeitrag:
„Andererseits teilen sich NMOS ein gemeinsames Substrat, wenn Sie also Source und Bulk verbinden, müssen Sie dies für alle NMOS tun.“ Ich sehe jedoch immer noch nicht, warum dies in NMOS überhaupt Probleme verursachen wird.
Der Grund, warum dies in einem Bulk-Prozess Probleme verursacht, liegt darin, dass alle "Wannen" (oder Bulk-Anschlüsse) der NMOS-Bauelemente ohmsch verbunden und nicht übergangsisoliert sind. Das heißt, die p-Substrat- und p-Wannen-Implantate sind alle vom gleichen Typ und sie sind alle effektiv miteinander durch ein "Widerstandsnetzwerk" kurzgeschlossen, das aus dem gesamten p-Substrat und den p-Wannen besteht. Wenn Sie versuchen, einen Substratkontakt für einen NMOS über der Erde vorzuspannen, werden Sie feststellen, dass Sie einen Stromfluss von diesem Substratkontakt zum Substrat haben. (Beachten Sie, dass die meisten Simulationssysteme den Kontaktwiderstand des Substrats NICHT berücksichtigen und Sie einige Berechnungen durchführen müssen, um den Strom zu bestimmen. Auf der Layoutseite gibt es jedoch Extraktions- oder LVS-Stempelregelwarnungen zu solchen Verbindungen.)
PMOS-Vorrichtungen sitzen andererseits in n-Wannen, die gegenüber dem p-Substrat und voneinander übergangsisoliert sind. Das heißt, es gibt einen in Sperrichtung vorgespannten np-Übergang von jeder n-Wanne zum Substrat, so dass kein Strom fließt.
Der obige Kommentar des Platzhalters erwähnt Triple-Well-Prozesse. In diesen können wir eine "isolierte Vertiefung" innerhalb einer größeren (tiefen) Vertiefung bauen, und dann können wir die Vertiefungen auf unterschiedlichen Potentialen haben.
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