Zweck von Widerständen in einem NAND-Gatter

Da Sie daran interessiert sind, einen Addierer mit RTL (Widerstands-Transistor-Logik) zu versuchen, möchte ich Ihnen helfen, einige Probleme zu vermeiden und ein entworfenes Gatter für Sie anzubieten:

^{Simulieren Sie diese Schaltung – Mit CircuitLab erstellter Schaltplan}

Wie Sie wahrscheinlich wissen, kann jedes ODER-Gatter in ein äquivalentes UND-Gatter umgewandelt werden. Also zeige ich beides im Display an.

Der Grund, warum ich ein entworfenes Element einfüge , ohne hier auf die Designdetails einzugehen (wenn Sie möchten, können Sie hier einige dieser Details erklärt finden), ist, dass Sie (aus Ihrer Frage) nicht bereit dafür zu sein scheinen Es. Aber Sie sind bereit, sich an der Herstellung zu versuchen. Und das ist in Ordnung, denke ich. Es ist eine gute Möglichkeit, mehr in die Idee einzudringen und Motivation zu entwickeln, mehr zu tun.

Oben benötigen Sie nur einen NPN-BJT pro Gate und es wurde entwickelt , um mit Kleinsignal-BJTs wie dem 2N3904 und dem 2N2222 (auch bekannt als PN2222) einigermaßen gut zu funktionieren. Ich biete Ihnen hier ein NOR-Gate an, da es ein NPN verwendet und dies möglicherweise der Fall ist etwas billiger, möglicherweise leichter verfügbar und haben etwas mehr Stromverstärkung als gleichwertige PNPs. Aber wenn Sie viele PNPs haben, die herumschwirren, dann stelle ich das entsprechende PNP-NAND-Gatter später unten zur Verfügung.

Eine kurze Erklärung mag genügen.$Q_1$wirkt, um seinen Eingang zu invertieren. Dies geschieht, weil der Transistor seinen Kollektor sehr nahe an seinen Emitter zieht, wenn seiner Basis genügend (Rekombinations-) Strom zugeführt wird. Da der Emitter mit Masse verbunden ist und Masse als "0"-Symbol betrachtet wird (eine Spannung, die ausreichend über Masse liegt, wird als "1"-Symbol angesehen), ist der Ausgang "0", wenn dieser Basisstrom zugeführt wird. Andernfalls wird der Kollektor nicht zu seinem Emitter gezogen (er "schwebt nur") und dann$R_C$in Richtung "nach oben ziehen" können$+5\:\textrm{V}$Versorgungsschiene, Ausgang auf „1“ (ausreichend über dem Boden)

Es stellt sich heraus, dass einer der beiden Eingangswiderstände, dargestellt als$R$im Schaltplan, sind ausreichend. Wenn also einer von diesen in Richtung "hochgezogen" wird$+5\:\textrm{V}$Versorgungsschiene, dann$Q_1$zieht seinen Kollektor nahe an seinen Emitter. Da das Hochziehen eine "1" ist, bedeutet dies, dass wenn$A$oder aber$B$hochgezogen wird, dann ist der Ausgang "0". Kurz gesagt, die Ausgabe ist$\overline{A + B} \leftrightarrow \overline{A}\cdot\overline{B}$.

Sie können daraus genauso einfach einen Addierer bauen wie aus einem NAND-Gatter.

Wenn Sie tatsächlich ein NAND-Gatter wollen, können Sie es stattdessen mit einem PNP machen:

^{Simulieren Sie diese Schaltung}

Es ist wirklich genau das gleiche Design. PNP-Transistoren haben typischerweise eine etwas geringere Gleichstromverstärkung ($\beta$) als ähnliche NPN-Transistoren, aber die ursprüngliche NPN-Version wurde entwickelt, um einen großen Bereich dieses Parameters zu akzeptieren. Es sollte also ohne Änderungen an den Widerstandswerten funktionieren.

Hier ist jedoch, womit Sie konfrontiert sind, um nur eine einzige "Volladdierer" -Schaltung mit dem NOR-Gatter zu erstellen (Sie können jedes NOR äquivalent durch ein NAND-Gatter ersetzen):

Das gibt Ihnen also eine Vorstellung davon, wie Ihr Protoboard aussehen könnte, wenn Sie einen Addierer für nur ein Bit entwickeln. Wenn Sie vier Bits hinzufügen möchten, benötigen Sie ungefähr vier dieser Abschnitte, um dorthin zu gelangen (mit Ripple Carry).

Wenn R1 nicht da wäre, wäre Ihr Ausgang an die Schiene gebunden ... wie könnten Sie ihn jemals herunterziehen?

Sie KÖNNTEN R1 und die Schiene draußen lassen und es wäre zwar ein NAND-Gatter mit offenem Kollektor, aber irgendwann würden Sie einen Pull-up oder eine andere Last an der oberen Schiene benötigen.

R1 ist ein Pullup-Widerstand. Dies zwingt den Ausgang, hoch zu gehen, wenn weder Eingang A noch B hoch sind. Wenn Sie R1 durch einen Kurzschluss ersetzen, wäre Ihr Ausgang immer hoch und würde niemals niedrig gezogen, selbst wenn die Eingänge A und B hoch sind. R1 ist entscheidend für den Betrieb eines solchen NAND-Gatters, das um BJTs herum aufgebaut ist.

Wenn Sie keinen Basisstrom haben, geht Vc auf 6.

Wenn Sie keinen Widerstand mit dem richtigen Wert wie gezeigt haben, kann er nicht bis zum 10-fachen Basisstrom sinken oder durch V + / Rc begrenzt werden, um Vce zu sättigen.

6 V müssen den Eingangsgrenzen für die Logiklast entsprechen.

normalerweise <1/3 Vdd bis >2/3 Vdd für CMOS, wenn es für 6 V ausgelegt ist. manche nicht!

Wenn Rc=0, welchen Ic erwarten Sie mit 6 V auf A und B? 10x Ib ? nein da Vce=6V 200xIb? möglicherweise dann, was ist Pd? (6-1,2 V) / 10 * 200 = 100 mA ca. x 5 V = sehr Transistor bei 0,5 W und wahrscheinlich kurzgeschlossen bei ~ 5-8x Pd-Bewertung

Für historische Zwecke überprüfen Sie bitte die TTL-Designpraxis. Fahren Sie dann mit CMOS fort.

http://www.ti.com/lit/an/sdya009c/sdya009c.pdf . TTL-Logikdesign

Hier ist ein weiteres NAND (jede "0" in erzeugt eine "1" out_

^{Simulieren Sie diese Schaltung – Mit CircuitLab erstellter Schaltplan}