Übersetzen in "unterirdische" Logikebenen

Ich habe einen HF-Schaltchip, der von einem Logiksignal mit Pegeln von 0 V und -3 V gesteuert wird. Ich möchte dies von einem CPLD aus steuern, das gewöhnliche CMOS-Pegel von +3,3 V erzeugt.

Die Platinenfläche ist in diesem Design sehr wichtig, weil ich versuche, dies in ein bestehendes Design einzukeilen.

Stromaufnahme von wenigen mA oder Schaltzeiten bis zu 100 us wären für diese Schaltung kein Problem. Der Steuereingang des HF-Chips liefert nur etwa 10 µA Last. Akzeptable Logikpegel liegen innerhalb von +/- 0,5 V der Nennwerte. Ich kann entweder mit einer invertierenden oder einer nicht invertierenden Lösung umgehen. Ich habe +3,3 und -3,3 V Versorgung zur Verfügung.

Ich habe eine "ziemlich gute" Lösung für das Problem der Ebenenübersetzung, aber ich würde gerne wissen, ob es eine kanonische "beste" Lösung für dieses Problem gibt.

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Um die Ausgangsanforderungen zu verdeutlichen, muss die Ausgangslogik High zwischen -0,4 und +0,6 V liegen. Die Ausgangslogik Low muss zwischen -3,5 und -2,5 V liegen.

Sehr ungezogener erster Biss: 3V3-Zener von Vout_CPLD zu Vin_RF. Widerstand von Vin_RF bis -3V. Vielleicht 2V7 Zener oder 3V0. Spielen Sie ein wenig.
Ich habe dir meine gezeigt, also was ist deine "ziemlich gute" Lösung?
@OlinLathrop, dummerweise überkompliziert im Vergleich zu dir. Ich werde es nach 24 Stunden zeigen.
@OlinLathrop, jetzt gepostet.

Antworten (2)

Dies sollte in Ordnung sein, da Sie nur eine Antwort von 100 µs benötigen. Bei einer Ausgangsimpedanz von 10 kΩ verursacht die Last von 10 µA nur einen Offset von 100 mV, was gut innerhalb Ihrer Spezifikation liegt.

Beachten Sie, dass dies invertiert wird, sodass die CPLD-Ausgangspolarität entsprechend angepasst werden muss.

Hinzugefügt:

Mir ist gerade aufgefallen, dass Sie vielleicht nur einen Ausgang von 0 bis -3,3 V wollen, nicht +3,3 bis -3,3 V. Sie erwähnen zuerst 0 bis -3,3, sprechen dann aber von ± 500 mV als akzeptabel, daher bin ich etwas verwirrt. Hier ist jedenfalls die 0 bis -3,3 V Ausgangsversion. Dieser invertiert nicht.

Sorry das war nicht klar. Die hohe Ausgangslogik muss tatsächlich -0,4 bis +0,6 V betragen. Die niedrige Ausgangslogik muss -3,5 bis -2,5 V betragen.
@TheP: Die untere Schaltung erfüllt diese Spezifikationen gut. Der High-Pegel liegt bei etwa +300 mV und der Low-Pegel nicht mehr als 100 mV über der negativen Versorgung.
Wenn Ihr logisches Hoch nicht mehr als 0,0 V max betragen könnte (also -0,4 V bis 0,0 V in seinem Beispiel), könnten Sie dann einfach den Wert des Emitterwiderstands erhöhen und es würde funktionieren?
Ich dachte mehr darüber nach und stellte fest, dass mein vorheriger Kommentar falsch war. Es wäre angemessener, etwas Ähnliches wie das unten gepostete The Photon zu verwenden.

Okay, wie versprochen, hier ist meins:

schematisch

Simulieren Sie diese Schaltung – Mit CircuitLab erstellter Schaltplan

Wie ich in den Kommentaren erwähnt habe, ist es im Vergleich zu Olins übermäßig kompliziert. Der einzige Vorteil ist, dass die Ausgangsspannung im High-Zustand nicht über Masse geht, was für meine Schaltung nicht einmal erforderlich ist (aber in einer anderen Situation nützlich sein könnte).

Was es überhaupt zum Laufen bringt, ist die Verwendung eines komplementären Paares mit integrierten Vorspannungswiderständen wie MUN5311DW1 . Dadurch werden R1, R2, R3, R6 und beide BJTs in einem einzigen SC-70-Paket (2 x 2 mm) untergebracht, dessen Volumen unter 0,05 USD liegt (für meine Zwecke ins Rauschen). Unter der Teilenummer NSBC114EPDP6T5G ist der Chip in einem 1 x 1 mm SOT-963 zu haben.

Ich denke, diese Schaltung passt aufgrund der reduzierten externen diskreten Elemente tatsächlich auf eine etwas kleinere Stellfläche als die von Olin. Es sei denn, ich finde einen BJT mit integriertem Emitterwiderstand.

Russells Idee, nur einen Zener und einen Widerstand zu verwenden, gewinnt wahrscheinlich den Footprint-Preis, aber leider habe ich nicht den Luxus, "ein wenig zu spielen", um den richtigen Zener-Wert für dieses spezielle Projekt zu finden.

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