1 fehlerhafte Timing-Einschränkung in Xilinx behoben

Am Ende meines Projekts habe ich einen Zeitbeschränkungsfehler wie folgt:

Geben Sie hier die Bildbeschreibung ein

clk_inist die 100-MHz-Systemuhr auf ML507 Ich weiß nicht, warum sie die Kriterien nicht erfüllt, ich weiß auch nicht, was die Kriterien sind, wie kann ich das beheben, haben Sie eine Idee, was diesen Fehler verursachen kann? Obwohl das Projekt funktioniert. Wie kann ich das debuggen?

Sie müssen sich den detaillierten Timing-Bericht ansehen, der Ihnen genau sagt, welche Pfade fehlschlagen.
Ihre Taktperiode beträgt 10 ns, während die maximale Datenpfadverzögerung 11,902 ns beträgt. Entweder müssen Sie die Datenpfadverzögerung reduzieren oder die Taktfrequenz verringern. Es gibt viele Techniken zum Beheben von Setup-Verletzungen in ASIC, ich bin mir nicht sicher, welche für FPGA anwendbar sind. zB electronic.stackexchange.com/questions/73456/…
@DaveTweed Ist dieser detaillierte Timing-Bericht am Ende des Sythesis-Laufs? Wo kann ich es finden? Auch zu dieser Frage electronic.stackexchange.com/questions/116372/… können Sie zumindest einen Kommentar abgeben?
Aus Ihrer vorherigen Frage ging hervor, dass es 398 Verstöße gegen dieselbe Zeitbeschränkung gab. Was haben Sie getan, um die Zahl auf 262 zu reduzieren?
@DavidKoontz Nichts Ich habe das Projekt auf meinem Heim-PC geöffnet, der vorherige Screenshot stammt vom Labor-PC
Aus dem Virtex-5 FPGA-Benutzerhandbuch - "Das DCM enthält eine Verzögerungsregelschleife (DLL), um Taktverteilungsverzögerungen vollständig zu eliminieren, indem die Ausgangstakte des DCM in Bezug auf den Eingangstakt entzerrt werden."
Sie möchten sich den "Post-PAR Static Timing Report" ansehen.

Antworten (1)

im ISE-Projektverzeichnis sollten Sie eine Datei mit der Erweiterung .twr sehen. Das ist der ausführliche Bericht. Suchen Sie nach dem Schlüsselwort ERROR, Sie sollten ein detailliertes Routen-Timing für die fehlerhafte Route finden.

Es wird Ihnen sagen, wie viel der Verzögerung logisch ist, wie viel auf dem Weg ist. Ich sehe es so, dass logische Verzögerungen Designänderungen erfordern, um sie zu verbessern, Pfadverzögerungen könnten durch eine andere Grundrissplanung verbessert werden (z. B. ich sehe, dass Sie IBUFG verwenden, indem Sie einen physischen Pin verwenden, der näher an diesem IBUFG liegt, kann die Pfadverzögerung verkürzen). .

Ich habe die meisten Einschränkungen in der .ucf-Datei.

Füttern Sie diesen clk in ein DCM, bevor Sie ihn verwenden?

1 fehlerhafte Timing-Einschränkung in Xilinx behoben
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